【正文】 具或使用Quartus174。AHDL支持布爾等式、狀態(tài)機(jī)、條件邏輯和解碼邏輯?？梢宰远x這些塊符號(hào)文件，然后將這些符號(hào)添加到使用Block Editor建立的原理圖中。②使用Quartus II Text EditorQuartus II Text Editor是一個(gè)靈活的工具，用于以AHDL、VHDL和Verilog HDL語(yǔ)言以及Tcl腳本語(yǔ)言輸入文本型設(shè)計(jì)。①使用Quartus II Block Editor Block Editor用于以原理圖和流程圖的形式輸入和編輯圖形設(shè)計(jì)信息。使用New Project Wizard，可以為工程指定工作目錄、分配工程名稱以及指定最高層設(shè)計(jì)實(shí)體的名稱?？梢允褂肣uartus II Block Editor、Text Editor、MegaWizard174。三、硬件描述語(yǔ)言 二、ASIC設(shè)計(jì) 一、自頂向下的設(shè)計(jì)方法 開(kāi)展“數(shù)控化”工程和“數(shù)字化”工程。 中國(guó)EDA市場(chǎng)已漸趨成熟，不過(guò)大部分設(shè)計(jì)工程師面向的是PC主板和小型ASIC領(lǐng)域，僅有小部分（約11%）的設(shè)計(jì)人員面向復(fù)雜的片上系統(tǒng)器件。(3)九十年代為EDA階段。蘭州交通大學(xué)畢業(yè)設(shè)計(jì)（論文）基于FPGA/CPLD的脈沖信號(hào)型樂(lè)曲播放器的設(shè)計(jì)畢業(yè)論文目　錄第一章　緒論 1第一節(jié)　EDA技術(shù)概述 1第二節(jié)　EDA技術(shù)的基本特征 2一、自頂向下的設(shè)計(jì)方法 2二、ASIC設(shè)計(jì) 3三、硬件描述語(yǔ)言 3四、系統(tǒng)框架結(jié)構(gòu) 4第二章　開(kāi)發(fā)環(huán)境介紹 5第一節(jié)　QUARTUSⅡ介紹 5一、設(shè)計(jì)輸入 5二、綜合 7三、仿真 8第二節(jié)　仿真環(huán)境簡(jiǎn)介 8一、仿真器設(shè)置 9二、建立波形文件 9三、仿真 9第三節(jié)　下載環(huán)境及下載流程 10一、打開(kāi)下載窗口 10二、設(shè)置下載電纜 10三、設(shè)置JTAG鏈 10四、下載 11第三章　原理分析及方案論證 12第一節(jié)　基本原理 12一、音高頻率分析 12二、音高控制分析 13三、順序控制分析 13第二節(jié)　方案論證及選擇 14一、方案一 15二、方案二 15第四章　脈沖型樂(lè)曲播放器的設(shè)計(jì) 17第一節(jié)　頂層設(shè)計(jì)原理圖 17一、方案一的頂層設(shè)計(jì) 17二、方案二的頂層設(shè)計(jì) 17第二節(jié)　分頻模塊的設(shè)計(jì)實(shí)現(xiàn) 18一、分頻器“DFC”和“DFC1”的設(shè)計(jì) 18二、分頻器“DFC”和“DFC1”的仿真 19第三節(jié)　順序控制模塊“SXKZ”的設(shè)計(jì)實(shí)現(xiàn) 21一、 “SXKZ” 模塊的設(shè)計(jì) 21二、 “SXKZ” 模塊的仿真 22第四節(jié)　音高控制模塊“YGKZ”的設(shè)計(jì)實(shí)現(xiàn) 23一、“YGKZ”模塊的設(shè)計(jì) 23二、“YGKZ”模塊的仿真 23第五節(jié)　地址產(chǎn)生模塊“ADDR”的設(shè)計(jì)實(shí)現(xiàn) 25一、“ADDR”模塊的設(shè)計(jì) 25二、“ADDR”模塊的仿真 26第六節(jié)　順序控制模塊“ROM”的設(shè)計(jì)實(shí)現(xiàn) 27一、“ROM”模塊的設(shè)計(jì) 27二、“ROM”模塊的仿真 29第五章　總體設(shè)計(jì)的編譯仿真及下載 31第一節(jié)　方案一的編譯及仿真 31一、方案一仿真實(shí)體的建立 31二、方案一的功能仿真波形圖 31第二節(jié)　方案二的編譯及仿真 32一、方案二仿真實(shí)體的建立 32二、方案二的功能仿真波形圖 32結(jié)　論 34致　謝 35參考文獻(xiàn) 36附　錄 37附錄Ⅰ　《世上只有媽媽好》的樂(lè)譜 37附錄Ⅱ　“DFC”模塊的源程序 38附錄Ⅲ　“DFC1”模塊的源程序 40附錄Ⅳ　“SXKZ”模塊的源程序 42附錄Ⅴ　“YGKZ”模塊的源程序 51附錄Ⅵ　“ADDR”模塊的源程序 53附錄Ⅶ　“ROM”模塊的源程序 5561第一章　緒論第一節(jié)　EDA技術(shù)概述微電子技術(shù)的進(jìn)步主要表現(xiàn)在大規(guī)模集成電路加工技術(shù)及半導(dǎo)體工藝技術(shù)的發(fā)展上，表征半導(dǎo)體工藝水平的線寬已經(jīng)達(dá)到了60nm，并還在不斷地縮小，而在硅片單位面積上，更多的晶體管集成電路設(shè)計(jì)正在不斷地向超大規(guī)模、極低功耗和超高速的方向發(fā)展，專用集成電路ASIC（Application Specific Integrated Circuit）的設(shè)計(jì)成本不斷降低，在功能上，現(xiàn)代的集成電路已能夠?qū)崿F(xiàn)單片電子系統(tǒng)SOC(System On a Chip)。CAE的主要功能是：原理圖輸入，邏輯仿真，電路分析，自動(dòng)布局布線，PCB后分析。 從目前的EDA技術(shù)來(lái)看，其發(fā)展趨勢(shì)是政府重視、使用普及、應(yīng)用廣泛、工具多樣、軟件功能強(qiáng)大。有條件的企業(yè)開(kāi)展了“網(wǎng)絡(luò)制造”， 便于合作設(shè)計(jì)、合作制造，參與國(guó)內(nèi)和國(guó)際競(jìng)爭(zhēng)。這樣的設(shè)計(jì)方法被稱為高層次的電子設(shè)計(jì)方法。由于設(shè)計(jì)的主要 仿真和調(diào)試過(guò)程是在高層次上完成的，這不僅有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，避免設(shè)計(jì)工作的浪費(fèi)，而且也減少了邏輯功能仿真的工作量，提高了設(shè)計(jì)的一次成功率。缺點(diǎn)是：開(kāi)發(fā)周期長(zhǎng)，費(fèi)用高，只適合大批量產(chǎn)品開(kāi)發(fā)。 可編程邏輯芯片與上述掩膜ASIC的不同之處在于：設(shè)計(jì)人員完成版圖設(shè)計(jì)后，在實(shí)驗(yàn)室內(nèi)就可以燒制出自己的芯片,無(wú)須IC廠家的參與，大大縮短了開(kāi)發(fā)周期。 上述ASIC芯片，尤其是CPLD/FPGA器件，已成為現(xiàn)代高層次電子設(shè)計(jì)方法的實(shí)現(xiàn)載體。 四、系統(tǒng)框架結(jié)構(gòu) 一、設(shè)計(jì)輸入QuartusII 軟件中的工程由所有設(shè)計(jì)文件和與設(shè)計(jì)有關(guān)的設(shè)置組成?？梢允褂肗ew Project Wizard（File 菜單）或quartus_map可執(zhí)行文件建立新工程。還可以在EDA設(shè)計(jì)輸入工具中建立Verilog HDL或VHDL設(shè)計(jì)，以及生成EDIF輸入文件和VQM文件，或在Quartus II工程中直接使用Verilog HDL或VHDL設(shè)計(jì)文件。可以更改Block Editor的顯示選項(xiàng)，例如根據(jù)您的偏好更改導(dǎo)向線和網(wǎng)格間距、橡皮帶式生成線、顏色和屏幕元素、縮放以及不同的塊和基本單元屬性。對(duì)于每個(gè)符號(hào)文件，均可以從包含Altera宏功能模塊和LPM函數(shù)的庫(kù)中選擇。AHDL是一種完全集成到Quartus II系統(tǒng)中的高級(jí)模塊化語(yǔ)言。用戶喜歡的話，可以使用其它EDA綜合工具綜合VHDL或Verilog HDL設(shè)計(jì)文件，然后再生成可以與Quartus II軟件配合使用的EDIF網(wǎng)表文件(.edf)或VQM 文件 (.vqm)。可以使用Settings對(duì)話框（Assignments 菜單）或仿真器Settings Wizard（Processing 菜單）建立仿真器設(shè)置的自定義組，也可以使用每次建立新工程時(shí)自動(dòng)生成的默認(rèn)仿真器設(shè)置。Report窗口的Summary Section區(qū)域顯示仿真結(jié)果。樂(lè)曲都是由一連串的音符組成，因此按照樂(lè)曲的樂(lè)譜依次輸出這些音符所對(duì)應(yīng)的頻率，就可以在揚(yáng)聲器上連續(xù)地發(fā)出各個(gè)音符的音調(diào)。我們要使用到的全局時(shí)鐘的頻率是20MHZ，用一個(gè)分頻器將此20MHZ的頻率分成1MHZ以便于計(jì)算各個(gè)音符的分頻數(shù)，： 音高頻率對(duì)照表1234567低音131147165175196221248中音262294330350393441496高音525589661700786882990從中提出我們樂(lè)曲所需要的音符，《世上只有媽媽好》（樂(lè)譜見(jiàn)附錄Ⅰ）中所用到的音符有低音的5和6；中音的5和6；高音的1。此時(shí)，“YGKZ”模塊就是一個(gè)模為1515的分頻計(jì)數(shù)器，由于“CLK2”頻率為1MHZ，所以其輸出信號(hào)“Q”的頻率為330HZ，這正是音符“3”的音高頻率。此時(shí)，需要一個(gè)地址產(chǎn)生器來(lái)控制其工作?，F(xiàn)在一一介紹論證如下：一、方案一此方案中順序控制模塊采用的是VHDL文本輸入方法實(shí)現(xiàn)的，其設(shè)計(jì)的總體框圖[4]。第四章　脈沖型樂(lè)曲播放器的設(shè)計(jì)第一節(jié)　頂層設(shè)計(jì)原理圖一、方案一的頂層設(shè)計(jì)前面已經(jīng)敘述了設(shè)計(jì)的基本原理并進(jìn)行了方案論證，方案一的頂層設(shè)計(jì)圖如下圖所示： 方案一的頂層設(shè)計(jì)圖此設(shè)計(jì)中包含四個(gè)模塊，分別有節(jié)拍發(fā)生器“DFC”、分頻器“DFC1”、順序控制模塊“SXKZ”、音高控制模塊“YGKZ”。系統(tǒng)時(shí)鐘頻率是20MHZ，“DFC”是一個(gè)節(jié)拍發(fā)生器，所以“DFC”是一個(gè)5000000進(jìn)制的計(jì)數(shù)分頻器；模塊“DFC1”的作用是將20MHZ的頻率分成1MHZ的頻率，以便于分頻預(yù)置數(shù)的計(jì)算，所以“DFC1”是一個(gè)10進(jìn)制的計(jì)數(shù)分頻器。二、分頻器“DFC”和“DFC1”的仿真“DFC”的仿真①建立仿真實(shí)體在Quartus II的Block Editor中建立設(shè)計(jì)模塊“DFC”： 模塊“DFC”的仿真實(shí)體②模塊“DFC”的仿真波形圖 模塊“DFC” 所示： 模塊“DFC”的仿真波形 為了在較短的結(jié)束時(shí)間內(nèi)實(shí)現(xiàn)其功能仿真，圖中輸入時(shí)鐘CLK的頻率是500MHZ，將分頻數(shù)減少了100000倍，所以它是一個(gè)100進(jìn)制的計(jì)數(shù)分頻器。所以從此功能仿真結(jié)果可以看到已經(jīng)實(shí)現(xiàn)了模塊“DFC1”所要求的功能。二、“SXKZ”模塊的仿真 在Quartus II的Block Editor中建立設(shè)計(jì)模塊“SXKZ”： 模塊“SXKZ”的仿真實(shí)體“SXKZ”的仿真波形圖 模塊“SXKZ”： 模塊“SXKZ”的仿真波形在圖中，時(shí)鐘CLK1的頻率為100MHZ，前面三個(gè)時(shí)鐘周期內(nèi)Q輸出“1701”（此數(shù)為中音2的分頻數(shù)）、然后輸出了一個(gè)時(shí)鐘周期的“1515”（此數(shù)是中音3的分頻數(shù)）、再后輸出了三個(gè)時(shí)鐘周期的“1272”（此數(shù)是中音5的分頻數(shù)）……當(dāng)然，在硬件電路下載時(shí)時(shí)鐘CLK1接節(jié)拍產(chǎn)生器的輸出，一個(gè)周期代表一個(gè)節(jié)拍。二、“YGKZ”模塊的仿真在Quartus II的Block Editor中建立設(shè)計(jì)模塊“YGKZ”： 模塊“YGKZ”的仿真實(shí)體“YGKZ”的仿真波形圖 模塊“YGKZ”： 模塊“YGKZ”的仿真波形 圖中輸入時(shí)鐘CLK2的頻率為200MHZ, A[11..0]是音符分頻數(shù)的輸入，在仿真時(shí)考慮到過(guò)大的分頻數(shù)得到的仿真結(jié)果看不出Q的頻率，所以在A[11..0]處以隨機(jī)的時(shí)間長(zhǎng)度輸入一系列比較小的分頻數(shù)來(lái)驗(yàn)證模塊的功能。[7]此模塊是一個(gè)地址發(fā)生器，其源程序見(jiàn)附錄Ⅵ“ADDR”的元件符號(hào) 模塊“ADDR”的元件有兩個(gè)輸入管腳（時(shí)鐘CLK和復(fù)位信號(hào)RESET）和六個(gè)輸出管腳（地址輸出端ADR_OUT[5..0]），模塊“ADDR”： 模塊“ADDR”的元件圖 圖中CLK應(yīng)該輸入的周期長(zhǎng)度和樂(lè)曲播放時(shí)的一個(gè)節(jié)拍長(zhǎng)度相當(dāng)，所以在進(jìn)行頂層設(shè)計(jì)是此管腳應(yīng)接到模塊“DFC”的輸出腳。 “Tools”下拉菜單②在彈出的對(duì)話框()里單擊“next”。二、“ROM”模塊的仿真在Quartus II的 Block Editor 中建立設(shè)計(jì)模塊“ROM”： 模塊“ROM”的仿真實(shí)體“ROM”的仿真波形圖模塊“ROM”： 模塊“ROM”的仿真波形　　圖中clock的頻率為100MHZ，在此模塊中只起觸發(fā)信號(hào)。第二節(jié)　方案二的編譯及仿真一、方案二仿真實(shí)體的建立　　在Quartus II的Block Editor中，一一調(diào)出已經(jīng)設(shè)計(jì)好的各個(gè)模塊（模塊“DFC”、模塊“ROM”、模塊“YGKZ”、模塊“DFC1”、模塊“ADDR”）,根據(jù)Quartus II的Block Editor的設(shè)計(jì)要求和本設(shè)計(jì)的要求進(jìn)行連線、加輸入輸出管腳。EDA技術(shù)發(fā)展迅猛，完全可以用日新月異來(lái)描述。第四，在Quartus II的Block Editor中，分別完成了兩個(gè)方案的總體設(shè)計(jì)，并進(jìn)行了仿真。最重要的是她讓我學(xué)會(huì)認(rèn)真做事，對(duì)待每一件事都要細(xì)心、努力。論文的順利完成，還要感謝周?chē)瑢W(xué)朋友的幫助，感謝他們提出寶貴的意見(jiàn)和建議。 CO : OUT STD_LOGIC )。 IF I = 5000000 THEN CO = 39。附錄Ⅲ　“DFC1”模塊的源程序 WARNING: Do NOT edit the input and output ports in this file in a text editor if you plan to continue editing the block that represents it in the Block Editor! File corruption is VERY likely to occur. Copyright (C) 19912007 Altera Corporation Your use of Altera Corporation39。 BEGIN IF RESET = 39。039。USE Entity DeclarationENTITY SXKZ IS {{ALTERA_IO_BEGIN}} DO NOT REMOVE THIS LINE! PORT ( CLK1 : IN STD_LOGIC。BEGIN IF CLK139。 WHEN S1=Q=1272。 N2=S3。 IF CNT21 THEN CNT2:=CNT2+1。 END IF。 ELSE CNT2:=0。 WHEN S9=Q=1272。 N2=S11。 IF CNT21 THEN CNT2:=CNT2+1。 END IF。 ELSE