【正文】 有輸出端Y2得到與輸入相同的數(shù)據(jù)波形。圖58位LED7S的封裝圖。同時該計數(shù)器也應(yīng)帶有清零信號，一旦清零信號為高電平，計數(shù)器立即清零。 十進(jìn)制計數(shù)器模塊計數(shù)器模塊是由四個帶有異步清零端，進(jìn)位信號輸出的模為十的計數(shù)模塊級連而成。鎖存器模塊也是必不可少的，測量模塊測量完成后，在load信號的上升沿時刻將測量值鎖存到寄存器中，然后輸出到顯示模塊。在每一次測量開始時，都必須重新對計數(shù)器清0[13]。為了實(shí)現(xiàn)系統(tǒng)功能，測頻控制信號發(fā)生器、十進(jìn)制計數(shù)器account、鎖存器suo在一個工作時序的問題，設(shè)計時需要綜合考慮。在這里使用了鎖存器，好處是可以穩(wěn)定顯示數(shù)據(jù)，不會由于周期性的清零信號而不斷閃爍。在數(shù)碼顯示管上可以看到計數(shù)結(jié)果[11]。標(biāo)準(zhǔn)信號的頻率為fs，則被測信號的頻率如式(41): fx=(Nx/Ns) 圖41 等精度測頻原理波形圖 等精度測頻的實(shí)現(xiàn)方法可簡化為圖42所示。 等精度測頻原理等精度測頻方法是在直接測頻方法的基礎(chǔ)上發(fā)展起來的。1個脈沖誤差。當(dāng)系統(tǒng)正常工作時，脈沖發(fā)生器提供的1 Hz的輸入信號，經(jīng)過測頻控制信號發(fā)生器進(jìn)行信號的變換，產(chǎn)生計數(shù)信號，被測信號通過信號整形電路產(chǎn)生同頻率的矩形波，送入計數(shù)模塊，計數(shù)模塊對輸入的矩形波進(jìn)行計數(shù)，將計數(shù)結(jié)果送入鎖存器中，保證系統(tǒng)可以穩(wěn)定顯示數(shù)據(jù)，顯示譯碼驅(qū)動電路將二進(jìn)制表示的計數(shù)結(jié)果轉(zhuǎn)換成相應(yīng)的能夠在數(shù)碼顯示管上可以顯示的十進(jìn)制結(jié)果。當(dāng)門控信號為1時，使能信號并不為1，只有被測信號的上升沿到來時，使能端才開始發(fā)送有效信號，兩個計數(shù)器同時開始計數(shù)。4 頻率計的測頻原理及方案選擇數(shù)字頻率計的設(shè)計原理實(shí)際上是測量單位時間內(nèi)的周期數(shù)。(5)早期的FPGA芯片不能實(shí)現(xiàn)內(nèi)存、模擬電路等一些特殊形式的電路。從而使傳統(tǒng)設(shè)計方法中經(jīng)常采用的一些電路形式（特別是一些異步時序電路）在FPGA/CPLD設(shè)計方法中并不適用。EDA專家預(yù)言，未來的大系統(tǒng)的FPGA/ CPLD設(shè)計僅僅是各類再應(yīng)用邏輯與IP芯核的拼裝，其設(shè)計周期最少僅數(shù)分鐘。在高可靠應(yīng)用領(lǐng)域，MCU的缺憾為FPGA/CPLD的應(yīng)用留下了很大的用武之地。與MCU相比，F(xiàn)PGA/CPLD的優(yōu)勢是多方面的和根本性的：(1)編程方式簡便。其優(yōu)點(diǎn)是集成度、工作頻率和可靠性都很高，適用于電磁輻射干擾較強(qiáng)的惡劣環(huán)境。FPGA/CPLD以其不可替代的地位及伴隨而來的極具知識經(jīng)濟(jì)特征的IP芯核產(chǎn)業(yè)的崛起，正越來越受到業(yè)內(nèi)人士的密切關(guān)注[7]。EDA技術(shù)高級階段采用一種新的設(shè)計概念：自頂而下的設(shè)計程序和并行工程（Concurrent engineering）的設(shè)計方法，設(shè)計者的精力主要集中在所要電子產(chǎn)品的準(zhǔn)確定義上，EDA系統(tǒng)去完成電子產(chǎn)品的系統(tǒng)級至物理級的設(shè)計。80年代初期，EDA技術(shù)開始設(shè)計過程的分析，推出了以仿真（邏輯模擬、定時分析和故障仿真）和自動布局與布線為核心的EDA產(chǎn)品，這一階段的EDA已把三維圖形技術(shù)、窗口技術(shù)、計算機(jī)操作系統(tǒng)、網(wǎng)絡(luò)數(shù)據(jù)交換、數(shù)據(jù)庫與進(jìn)程管理等一系列計算機(jī)學(xué)科的最新成果引入電子設(shè)計，形成了 CAE—計算機(jī)輔助工程。當(dāng)然，這里的所謂EDA主要是指數(shù)字系統(tǒng)的自動化設(shè)計，因?yàn)檫@一領(lǐng)域的軟硬件方面的技術(shù)已比較成熟，應(yīng)用的普及程度也比較大。由于這類器件可以通過軟件編程而對其硬件的結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，使得硬件的設(shè)計可以如同軟件設(shè)計那樣方便快捷。另外，VHDL語言的語法比較規(guī)范，從而其可讀性比較好，給閱讀和使用都帶來了極大的好處。VHDL語言能進(jìn)行系統(tǒng)級的硬件描述是它的一個最突出的優(yōu)點(diǎn)。VHDL和可編程邏輯器件的結(jié)合作為一種強(qiáng)有力的設(shè)計方式，將為設(shè)計者的產(chǎn)品上市帶來創(chuàng)紀(jì)錄的速紹[3]。此后，VHDL在電子設(shè)計領(lǐng)域受到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)HDL。計與工藝技術(shù)無關(guān)。具有體積小、可靠性高、功耗低的特點(diǎn)。數(shù)字頻率計是數(shù)字電路中的一個典型應(yīng)用，實(shí)際的硬件設(shè)計用到的器件較多，連線比較復(fù)雜，而且會產(chǎn)生比較大的延時，造成測量誤差，可靠性差。 digital frequency meter。 唐 山 學(xué) 院 畢 業(yè) 設(shè) 計設(shè)計題目：基于FPGA的數(shù)字頻率計設(shè)計與實(shí)現(xiàn) 系 別： 信息工程系 班 級： 10應(yīng)用電子技術(shù)（1）班 姓　 　名： 田書婷 指 導(dǎo) 教 師： 馬軍爽 2013年6月10 日基于FPGA的數(shù)字頻率計設(shè)計與實(shí)現(xiàn)摘 要在電子設(shè)計領(lǐng)域，隨著計算機(jī)技術(shù)、大規(guī)模集成電路技術(shù)、EDA(Electronics Design Automation)技術(shù)的發(fā)展和可編程邏輯器件的廣泛應(yīng)用，傳統(tǒng)的自下而上的數(shù)字電路設(shè)計方法、工具、器件已遠(yuǎn)遠(yuǎn)落后于當(dāng)今技術(shù)的發(fā)展。 FPGA。從系統(tǒng)設(shè)計入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計，在方框圖一級用VHDL對電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯，然后在系統(tǒng)一級進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，下載到具體的CPLD器件中去，從而實(shí)現(xiàn)可編程的專用集成電路（ASIC）的設(shè)計。本文用VHDL在CPLD器件上實(shí)現(xiàn)一種8 位數(shù)字頻率計測頻系統(tǒng)，能夠用十進(jìn)制數(shù)碼顯示被測信號的頻率，不僅能夠測量正弦波、方波和三角波等信號的頻率，而且能對其他多種頻率信號進(jìn)行測量。 ，在系統(tǒng)設(shè)計早期就可發(fā)現(xiàn)并排除存在的問題。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本（IEEE std 10761987標(biāo)準(zhǔn)）之后，各EDA公司相繼推出了自己的VHDL設(shè)計環(huán)境。VHDL語言在硬件設(shè)計領(lǐng)域的作用將與C和C++在軟件設(shè)計領(lǐng)域的作用一樣，在大規(guī)模數(shù)字系統(tǒng)的設(shè)計中，它將逐步取代如邏輯狀態(tài)表和邏輯電路圖等級別較低的繁瑣的硬件描述方法，而成為主要的硬件描述工具，它將成為數(shù)字系統(tǒng)設(shè)計領(lǐng)域中所有技術(shù)人員必須掌握的一種語言。VHDL語言具有多層次的設(shè)計描述功能，可以從系統(tǒng)的數(shù)學(xué)模型直到門級電路，支持設(shè)計庫和可重復(fù)使用的組件生成，它支持階層設(shè)計且提供模塊設(shè)計的創(chuàng)建。這意味著同一個VHDL設(shè)計描述可以在不同的設(shè)計項(xiàng)目中采用，方便了設(shè)計成果的設(shè)計和交流。這些器件為數(shù)字系統(tǒng)的設(shè)計帶來極大的靈活性。盡管目標(biāo)系統(tǒng)是硬件，但整個設(shè)計和修改過程如同完成軟件設(shè)計一樣方便和高效。這類專用軟件大多以微機(jī)為工作平臺，易于學(xué)用，設(shè)計中小規(guī)模電子系統(tǒng)可靠有效，現(xiàn)仍有很多這類專用軟件被廣泛應(yīng)用于工程設(shè)計。這種設(shè)計方式使設(shè)計者不能預(yù)測下一階段的問題，而且每一階段是否存在問題，往往在系統(tǒng)整機(jī)調(diào)試時才確定，也很難通過局部電路的調(diào)整使整個系統(tǒng)達(dá)到既定的功能和指針，不能保證設(shè)計一舉成功。特別是軟/硬IP芯核（知識產(chǎn)權(quán)芯核；Intelligence Property Core，一種已注冊產(chǎn)權(quán)的電路設(shè)計）產(chǎn)業(yè)的迅猛發(fā)展，嵌入式通用及標(biāo)準(zhǔn)FPGA器件的呼之欲出，片上系統(tǒng)（SOC）已經(jīng)近在咫尺。CPLD和FPGA建立內(nèi)部可編程邏輯連接關(guān)系的編程技術(shù)有三種:基于反熔絲技術(shù)的器件只允許對器件編程一次，編程后不能修改。 用FPGA/CPLD進(jìn)行開發(fā)的優(yōu)缺點(diǎn)我們認(rèn)為，基于EDA技術(shù)的FPGA/CPLD器件的開發(fā)應(yīng)用可以從根本上決MCU所遇到的問題。(3)高可靠性。美國TI公司認(rèn)為，一個ASIC 80 %的功能可用IP芯核等現(xiàn)成邏輯合成。 Optimization），以得到易于實(shí)現(xiàn)的結(jié)果，因此，最終設(shè)計和原始設(shè)計之間在邏輯實(shí)現(xiàn)和時延方面具有一定的差異。但在芯片利用率提高，或者芯片I/O引出端很多的情況下，微小的修改往往會降低芯片的布通率。該系統(tǒng)可以接受指定的測試點(diǎn)，在FPGA數(shù)組中可以直接觀測（就像軟件模擬中一樣），所以大大提高了仿真的準(zhǔn)確性和效率。 為克服低頻段測量的不準(zhǔn)確問題，采用門控信號和被測信號對計數(shù)器的使能信號進(jìn)行雙重控制，大大提高了準(zhǔn)確度。鎖存信號之后，必須由清零信號CLR_CNT對計數(shù)器進(jìn)行清零，為下一秒鐘的計數(shù)操作做準(zhǔn)備。由于閘門時間通常不是待測信號的整數(shù)倍，這種方法的計數(shù)值也會產(chǎn)生最大為177。本設(shè)計所采用的測頻方法就是等精度頻率測量法，下面我們將對等精度頻率測量法做進(jìn)一步介紹[10]?？梢钥闯觯瑢?shí)際閘門時間t與預(yù)置閘門時間t1并不嚴(yán)格相等，但差值不超過被測信號的一個周期。 圖42 等精度測頻實(shí)現(xiàn)原理圖 誤差分析設(shè)在一次實(shí)際閘門時間t中計數(shù)器對被測信號的計數(shù)值為Nx，對標(biāo)準(zhǔn)信號的計數(shù)值為Ns。5 數(shù)字頻率計的系統(tǒng)設(shè)計與功能仿真當(dāng)系統(tǒng)正常工作時，脈沖發(fā)生器提供的1Hz的輸入信號，經(jīng)過測頻控制信號發(fā)生器進(jìn)行信號的變換，產(chǎn)生計數(shù)信號，被測信號通過信號整形電路產(chǎn)生同頻率的矩形波，送入計數(shù)模塊，計數(shù)模塊對輸入的矩形波進(jìn)行計數(shù)，將計數(shù)結(jié)果送入鎖存器中，保證系統(tǒng)可以穩(wěn)定顯示數(shù)據(jù)，顯示譯碼驅(qū)動電路將二進(jìn)制表示的計數(shù)結(jié)果轉(zhuǎn)換成相應(yīng)的能夠在數(shù)碼顯示管上可以顯示的十進(jìn)制結(jié)果。在信號load的上升沿時，立即對模塊的輸入口的數(shù)據(jù)鎖存到suo的內(nèi)部，并由suo的輸出端輸出，然后，七段譯碼器可以譯碼輸出。 disply為七段譯碼顯示驅(qū)動電路，可以將頻率計數(shù)的結(jié)果譯成能在數(shù)碼管上顯示的相對應(yīng)的阿拉伯?dāng)?shù)字，便于讀取測量的結(jié)果。設(shè)置鎖存器的好處是使顯示的數(shù)據(jù)穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。由圖可知，在計數(shù)完成后，計數(shù)使能信號TETEN在1s的高電平后，利用其反相值的上跳沿產(chǎn)生一個鎖存信號LOAD，CLR_CNT產(chǎn)生一個請零信號上跳沿。但從仿真圖中可以明顯的看出，鎖存輸出并不是立即進(jìn)行的，而是經(jīng)歷了一個短暫的延時，這是由于硬件引起的。程序要求只有當(dāng)使能端信號為高電平時計數(shù)器才能正常工作，每個時鐘的上升沿到來時計數(shù)器加1，因?yàn)檫@里要實(shí)現(xiàn)的是十進(jìn)制計數(shù)，所以當(dāng)計數(shù)到十時計數(shù)器清零，同時產(chǎn)生進(jìn)位信號，這里的進(jìn)位信號僅為一個脈沖信號，一旦計數(shù)從10變?yōu)?，脈沖信號立即變?yōu)榈碗娖健Ｔ闯绦蛑校篶lk：掃描時鐘；reset：復(fù)位信號，當(dāng)reset=1時對位選信號復(fù)位； shift：4個數(shù)碼管的位選信號，高電平有效；dindindindin4：輸入的7段數(shù)據(jù)信號；bus4：進(jìn)位選輸出的7段數(shù)據(jù)信號。當(dāng)EN1=1，允許數(shù)據(jù)分配，若需要將輸入數(shù)據(jù)轉(zhuǎn)送至輸出端Y1，地址輸入應(yīng)為BA=10，由功能表可得：輸出端Y2= EN2A，而其余輸出端均為高電平。四位二進(jìn)制數(shù)與十六位二進(jìn)制數(shù)轉(zhuǎn)換kuo的封裝如圖512所示。 555定時器的工作原理555定時器是一種數(shù)字與模擬混合型的中規(guī)模集成電路，應(yīng)用廣泛。 5腳為控制端，平時輸入2/3Vcc作為比較器的參考電平，當(dāng)5腳外接一個輸入電壓，即改變了比較器的參考電平，從而實(shí)現(xiàn)對輸出的另一種控制?！　　　　　　　　　? 圖63施密特觸發(fā)器波形圖 波形的整形施密特觸發(fā)電路（簡稱）是一種波形整形電路，當(dāng)任何波形的信號進(jìn)入電路時，輸出在正、負(fù)飽和之間跳動，可將三角波、正弦波、周期性波等變成矩形波。QuartusII由設(shè)計輸入、項(xiàng)目編譯、項(xiàng)目檢驗(yàn)和器件編程等四部分組成。然后根據(jù)設(shè)定的參數(shù)和策略對設(shè)計項(xiàng)目進(jìn)行網(wǎng)表提取、邏輯綜合和器件適配，并產(chǎn)生報告文件、延時信息文件及編程文件，供分析仿真和編程使用。完后，選擇菜單File/save來保存文件，或單擊工具欄中的。編譯通過的設(shè)計項(xiàng)目是否能完成預(yù)期的邏輯功能，可以通過邏輯仿真來驗(yàn)證，具體步驟如下。在波形仿真時設(shè)置時間，Quartus II默認(rèn)的仿真時間域是1ms，如果需要更長時間觀察仿真結(jié)果，可執(zhí)行“Edit”命令菜單中的“End Time…”選項(xiàng)，在彈出的如圖78所示的“End Time”（設(shè)置仿真時間域）對話框中，輸入適當(dāng)?shù)姆抡鏁r間域（如10ms），后點(diǎn)擊“OK”按鈕完成設(shè)置。 圖79 生成的元件符號當(dāng)把原理圖畫好之后，保存，編譯，仿真，之后進(jìn)行引腳鎖定。ByteBlasterMV[LP1]編程方式對應(yīng)計算機(jī)的并行口編程下載通道，“MV”是混合電壓的意思，主要指對ALTERA的各類芯片電壓的FPGA/CPLD都能由此編程下載。圖711 函數(shù)發(fā)生器各頻率信號輸出圖像連接好外接電路后，打開實(shí)驗(yàn)箱，單擊Start進(jìn)行下載。圖713 函數(shù)發(fā)生器產(chǎn)生信號對應(yīng)的實(shí)物圖像實(shí)物圖如下圖714所示。制作過程是一個考驗(yàn)人耐心的過程，不能有絲毫的急躁，馬虎，對電路的調(diào)試要一步一步來，不能急躁，因?yàn)槭窃陔娔X上調(diào)試，比較慢，又要求我們有一個比較正確的調(diào)試方法，像把頻率調(diào)準(zhǔn)等等。在做畢設(shè)期間，馬老師耐心得講解我們遇到的每個問題，對于在設(shè)計中涉及到的那些我們沒有接觸過的芯片及其功能，馬老師也親自通過不同途徑為我們查找相關(guān)資料，讓我們能更加詳細(xì)的了解芯片功能，以便更好地應(yīng)用它。[10] 凌振寶，2011，29（4）：37[11] 牛曉第，馬洪濤，2009,22(9)：[12] 梅麗鳳，王艷秋，[M].，2010. load:out std_logic)。 then div2clk=not div2clk。139。library ieee。architecture one of zhibeginprocess(a,b,c,d)beginy=damp。entity kuo is port(a:in std_logic_vector(3 downto 0)。d=y(15 downto 12)。end suo。library ieee。architecture art of account issignal cqi:integer range 0 to 15