【正文】 E。 STATE=WRITE_BYTE。 WRITE_HIGH_CNT=0。 end if。 WRITE_LOW_CNT=0。 end if。 end case。 WRITE_BYTE_FLAG=6。 WRITE_BYTE_FLAG=2。 寫 0 狀態(tài)； LED3=39。139。 end if。 elsif (t=510 and t750) then temp=dq。 if (t=0 and t500) then dq=39。 end if。 signal t : integer range 0 to 100001:=0。 signal STATE: STATE_TYPE:=RESET。 en:in std_logic。end process。039。end div。在設(shè)計電路中，往往是先仿真后連接實物圖，但是有時候仿真和電路連接并不是完全一致的，例如在對具體模塊的仿真的過程中，往往沒有考慮到整體設(shè)計的層面以及與上下模塊接口的設(shè)計。 JTAG 方式下載接口：下載電纜一端和計算機(jī)的打印機(jī)并口（LPT1 ）相連，另一端連接到實驗板箱的雙排 10 孔排插座上。用 PNP 三極管進(jìn)行驅(qū)動，當(dāng)相應(yīng)的端口變成低電平時，驅(qū)動相應(yīng)的三極管會導(dǎo)通，驅(qū)動三極管給數(shù)碼管相應(yīng)的位供電，這時只要 FPGA 芯片 DT[07]送出數(shù)字的顯示代碼，數(shù)碼管就能正常顯示數(shù)字。這 8 位校驗位也經(jīng)過 CRC 校驗計算，如果通信沒有錯誤，總的 CRC 校驗結(jié)果應(yīng)該是 0。 RESET3：對 DS18B20 進(jìn)行第三次復(fù)位。讀取 48 位 ID 號和讀取溫度轉(zhuǎn)換結(jié)果過程中，F(xiàn)PGA 還要實現(xiàn) CRC 校驗碼的計算，保證通信數(shù)據(jù)的可靠性。第三，編程（ Assembler） ：產(chǎn)生多種形式的器件編程映像文件 ，通過軟件下載到目標(biāo)器件當(dāng)中去，對應(yīng)的菜單命令是 QuartusⅡ主窗口Process 菜單下 Start\Start Assemble；最后，時序分析(Classical Timing Analyzer) ：計算給定設(shè)計與器件上的延時，完成設(shè)計分析的時序分析和所有邏輯的性能分析，菜單命令是 QuartusⅡ 主窗口 Process 菜單下 Start\Start Classical Timing Analyzer 。編譯開始前，可以先對工程的參數(shù)進(jìn)行設(shè)置。第三個空白處需添入的是工程的頂層設(shè)計實體名稱，要求頂層設(shè)計實體名稱和新建的工程名稱保持一致。 Maxplus II 作為 Altera 的上一代 PLD 設(shè)計軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。這一點(diǎn)在進(jìn)行 DS18B20 硬件連接和軟件設(shè)計時也要給予一定的重視。（2）在 DS18B20 的有關(guān)資料中均未提及單總線上所掛 DS18B20 數(shù)量問題，容易使人誤認(rèn)為可以掛任意多個 DS18B20，在實際應(yīng)用中并非如此。圖中低溫度系數(shù)晶振的振蕩頻率受溫度影響很小，用于產(chǎn)生固定頻率的脈沖信號送給計數(shù)器 1。當(dāng)總線被釋放的時候，5k 的上拉電阻將拉高總線。總線控制器初始化寫時序后，DS18B20 在一個 15us 到 60us 的窗口內(nèi)對 I/O線采樣。這部分是需要設(shè)計者自行設(shè)計的。 64 位光刻 ROM 的排列是：開始 8 位（28H）是產(chǎn)品類型標(biāo)號，接著的 48 位是該DS18B20 自身的序列號，最后 8 位是前面 56 位的循環(huán)冗余校驗碼（CRC=X8+X5+X4+1） 。傳統(tǒng)方法多以熱電阻和熱電偶等為溫度敏感元件，但都存在可靠性差，準(zhǔn)確度和精度低的缺點(diǎn)。可以分為電路原理圖描述，狀態(tài)機(jī)描述和波形描述 3 種形式。最后將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標(biāo)芯片CPLD/FPGA 中。（5）利用綜合器對 VHDL 源代碼進(jìn)行綜合優(yōu)化處理，生成門級描述的網(wǎng)絡(luò)表文件，這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。CPLD/FPGA 系統(tǒng)設(shè)計的工作流程如圖 22 所示。圖 21 CLB 基本結(jié)構(gòu)當(dāng) IOB 控制的引腳被定義為輸出時，CLB 陣列的輸出信號 OUT 也可以有兩條傳輸途徑：一條是直接經(jīng) MUX 送至輸出緩沖器，另一條是先存入輸出通路 D 觸發(fā)器，再送至輸出緩沖器。另一方面，邏輯函數(shù)發(fā)生器 F 和 G 還可以作為器件內(nèi)高速 RAM 或小的可讀寫存儲器使用，它由信號變換電路控制。這兩個函數(shù)發(fā)生器是完全獨(dú)立的，均可以實現(xiàn) 4 輸入變量的任意組合邏輯函數(shù)。 FPGA 的基本結(jié)構(gòu)FPGA 具有掩膜可編程門陣列的通用結(jié)構(gòu)，它由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊來實現(xiàn)不同的設(shè)計。（9）靈活性強(qiáng)。（5）測溫區(qū)域?qū)挕?課題所設(shè)計的溫度控制器的優(yōu)點(diǎn)（1）讀數(shù)快且不用估讀。EDA 技術(shù)以大規(guī)?？删幊踢壿嬈骷樵O(shè)計載體，以硬件描述語言為系統(tǒng)邏輯描述主要表達(dá)方式，以計算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實驗開發(fā)系統(tǒng)為設(shè)計工具，通過有關(guān)的開發(fā)軟件，自動完成用軟件的方式設(shè)計電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯，邏輯化簡，邏輯分割，邏輯映射，編程下載等工作。該方案能夠較好的實現(xiàn)測溫功能并且能對溫度進(jìn)行有效的控制。在 Quartus II 軟件下應(yīng)用 VHDL 語言進(jìn)行電路設(shè)計并仿真，根據(jù)仿真的結(jié)果。美國 ALTERA 公司的可編程邏輯器件采用全新的結(jié)構(gòu)和先進(jìn)的技術(shù)，加上或最新的QUARTUS II 開發(fā)環(huán)境，更具有高性能，開發(fā)周期短等特點(diǎn)，十分方便進(jìn)行電子產(chǎn)品的開發(fā)和設(shè)計。當(dāng)溫度超過閾值溫度后，F(xiàn)PGA 啟動控制功能，根據(jù)實際需要驅(qū)動控制器件，實現(xiàn)對溫度的調(diào)節(jié)。本測溫系統(tǒng)的電路很簡單, 所用的原件少, 且造價很低。該溫度控制器可用于所有的測溫場合,不受其他的條件限制。這些優(yōu)點(diǎn)使得 CPLA/FPGA 技術(shù)在 20 世紀(jì) 90 年代以后得到飛速的發(fā)展，同時也大大推動了 EDA 軟件和硬件描述語言 VHDL 的進(jìn)步。G 有 4 個輸入變量 GGG3 和 G4；F 也有 4 個輸入變量 FF2 、 F3 和 F4。F 和G 的輸入等效于 ROM 的地址碼，通過查找 ROM 中的地址表可以得到相應(yīng)的組合邏輯函數(shù)輸出。通過編程給數(shù)據(jù)選擇器不同的控制信息，確定送至 CLB 陣列的 I1 和 I2 是來自輸入緩沖器，還是來自觸發(fā)器。高層次設(shè)計只是定義系統(tǒng)的行為特征，可以不涉及實現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。一般情況下，這一仿真步驟可略去。如果仿真結(jié)果達(dá)不到設(shè)計要求，就修改 VHDL 源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計要求。（2）圖形方式。北華航天工業(yè)學(xué)院畢業(yè)論文8第 3 章 DS18B20 溫度傳感器簡介 傳統(tǒng)溫度采集器件的簡述溫度采集時可用的器件主要有模擬器件(熱敏電阻，晶體三極管等)和數(shù)字溫度傳感器。 （如圖 32） 光刻 ROM 中的 64 位序列號是出廠前被光刻好的，它可以看作是該 DS18B20 的地址序列碼，這樣就可以實現(xiàn)一根總線上掛接多個 DS18B20 的目的。如果需要作溫度校驗，就需要將整個暫存器的 9 個字節(jié)都讀完，并且當(dāng)傳感器存儲的 CRC 值與總線控制器計算出的 CRC 不符時，自身沒有停止序列傳輸?shù)碾娐?。?dāng) DS18B20 探測到 I/O 引腳上的上升沿后，等待 1560us，然后發(fā)出一個由 60240us 低電平信號構(gòu)成的存在脈沖?？偩€控制器要產(chǎn)生一個寫時序，必須把數(shù)據(jù)線拉到低電平后釋放，在寫時序開始后的 15us 釋放總線。北華航天工業(yè)學(xué)院畢業(yè)論文11圖 35 DS18B20 讀寫時序圖 DS18B20 的工作原理 DS18B20 測溫原理如圖 36 所示。在使用 PL/M、C 等高級語言進(jìn)行系統(tǒng)程序設(shè)計時，對 DS18B20 操作部分最好采用匯編語言實現(xiàn)。（4）在 DS18B20 測溫程序設(shè)計中，向 DS18B20 發(fā)出溫度轉(zhuǎn)換命令后，程序總要等待 DS18B20 的返回信號，一旦某個 DS18B20 接觸不好或斷線，當(dāng)程序讀該 DS18B20 時，將沒有返回信號，程序進(jìn)入死循環(huán)。 此外，QuartusII 通過和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。第二個空白處需添入新建的工程名稱。（3）波形輸入方式QuartusⅡ 編譯器的主要任務(wù)是對設(shè)計項目進(jìn)行檢查并完成邏輯綜合，同時將項目最終設(shè)計結(jié)果生成器件的下載文件。 Synthesis，對應(yīng)的快捷圖標(biāo)是在主窗口的工具欄上的；第二，適配（Fitter ） ：在適配過程中，完成設(shè)計邏輯器件中的布局布線、選擇適當(dāng)?shù)膬?nèi)部互連路徑、引腳分配、邏輯元件分配等，對應(yīng)的菜單命令是 QuartusⅡ主窗口 Process 菜單下 Start\Start Fitter ；（注：兩種編譯方式引腳分配有所區(qū)別 ） 。FPGA 需要完成 DS18B20 的初始化、讀取 DS18B20 的 48 位 ID 號、啟動 DS18B20溫度轉(zhuǎn)換、讀取溫度轉(zhuǎn)化結(jié)果。 CMD44：向 DS18B20 發(fā)出啟動溫度轉(zhuǎn)換命令，然后進(jìn)入等待， 900ms 后進(jìn)入下一狀態(tài)。所有數(shù)據(jù)都讀取后，還要讀取 8 位 CRC 校驗位。如圖 53 采用 LG3641BH LED 數(shù)碼管顯示電路采用 4 位共陽 LED 數(shù)碼管從 FPGA的四個串口輸出段碼。每一個 FLEX 10K 器件均包括一個嵌入式陣列和一個邏輯陣列，因而設(shè)計人員可輕松地開發(fā)集存貯器、數(shù)字信號處理器及特殊邏輯等強(qiáng)大功能于一身的芯片。并能根據(jù)仿真結(jié)果分析設(shè)計的存在的問題和缺陷，從而進(jìn)行程序的調(diào)試和完善。 20MHz clk1m: out std_logic)。 clk_temp=39。 end if。 原程序可能為 20MHz dq : inout std_logic。 architecture Behavioral of state isTYPE STATE_TYPE is (RESET,CMD_CC,WRITE_BYTE,WRITE_LOW,WRITE_HIGH,READ_BIT, CMD_44,CMD_48,CMD_4E,CMD_BE, GET_TMP,WAIT4MS)。signal GET_TMP_CNT : integer range 0 to 13:=0。) then press en write the up and down limitationSTATE=CMD_4E。039。 STATE=RESET。139。 when CMD_CC= LED2=39。) then STATE=WRITE_LOW。 elsif (WRITE_BYTE_FLAG=1) then 寫 0X44 完畢 STATE=RESET。 elsif (WRITE_BYTE_FLAG=5) then finish write 0X4E STATE=RESET。 when others=STATE=RESET。 else t=t+1。 when 2= STATE=WRITE_BYTE。 else t=t+1。 when 2= STATE=WRITE_BYTE。 when CMD_4E= write scratchpad write_temp=01001110。 when CMD_BE= read scratchpad write_temp=10111110。 when 1= dq=39。 TMP_BIT=dq。 READ_BIT_CNT=0。 when 1 to 12= STATE=READ_BIT。 t=0。039。動態(tài)掃描模塊library IEEE。 sel : out std_logic_vector(1 downto 0) )。sel=seg_temp。 end process。architecture bh of yima isbeginprocess(a)begin d(6..0) reflect abcdefgcase a is when0000=d=0111111。 when1000=d=1111111。light off when others=n