【正文】 真、硬件驗(yàn)證各步驟的使用。 ? ABEL：一種支持各種不同輸入方式的 HDL，被廣泛用于各種可編程邏輯器件的邏輯功能設(shè)計(jì)，由于其語言描述的獨(dú)立性，因而適用于各種不同規(guī)模的可編程器件的設(shè)計(jì)。 ? 與 ASIC設(shè)計(jì)相比， FPGA/CPLD顯著的優(yōu)勢是開發(fā)周期短、投資風(fēng)險(xiǎn)小、產(chǎn)品上市速度快、市場適應(yīng)能力強(qiáng)和硬件升級(jí)回旋余地大，而且當(dāng)產(chǎn)品定型和產(chǎn)量擴(kuò)大后，可將在生產(chǎn)中達(dá)到充分檢驗(yàn)的 VHDL設(shè)計(jì)迅速實(shí)現(xiàn) ASIC投產(chǎn)。在高可靠應(yīng)用領(lǐng)域 ， 如果設(shè)計(jì)得當(dāng) ， 將不會(huì)存在類似于MCU的復(fù)位不可靠和 PC可能跑飛等問題 。為了使讀者對(duì) EDA技術(shù)有一個(gè)總體印象，下面對(duì) EDA技術(shù)的主要內(nèi)容進(jìn)行概要的介紹。因此， EDA工具是以系統(tǒng)機(jī)設(shè)計(jì)為核心，包括系統(tǒng)行為級(jí)描述與結(jié)構(gòu)綜合，系統(tǒng)仿真與測試驗(yàn)證，系統(tǒng)劃分與指標(biāo)分配，系統(tǒng)決策與文件生成等一整套的電子系統(tǒng)設(shè)計(jì)自動(dòng)化工具。到了 20世紀(jì) 80年代后期， EDA工具已經(jīng)可以進(jìn)行設(shè)計(jì)描述、綜合與優(yōu)化和設(shè)計(jì)結(jié)果驗(yàn)證，CAE階段的 EDA工具不僅為成功開發(fā)電子產(chǎn)品創(chuàng)造了有利條件，而且為高級(jí)設(shè)計(jì)人員的創(chuàng)造性勞動(dòng)提供了方便。 2． 20世紀(jì) 80年代的計(jì)算機(jī)輔助工程設(shè)計(jì) CAE階段 ?初級(jí)階段的硬件設(shè)計(jì)是用大量不同型號(hào)的標(biāo)準(zhǔn)芯片實(shí)現(xiàn)電子系統(tǒng)設(shè)計(jì)的。廣義的 EDA技術(shù)除狹義的 EDA技術(shù)之外，還包括計(jì)算機(jī)輔助分析 CAA技術(shù)（如 PSPICE， EWB,MATLAB等），印刷電路板計(jì)算機(jī)輔助設(shè)計(jì) PCBCAD技術(shù)（如 PROTEL,ORCAD等）。 什么叫 EDA技術(shù)？ 本課程討論的對(duì)象為狹義的 EDA技術(shù)。 20世紀(jì) 70年代，是EDA技術(shù)發(fā)展初期，由于 PCB布圖布線工具受到計(jì)算機(jī)工作平臺(tái)的制約，其支持的設(shè)計(jì)工作有限且性能比較差。 ? 如果說 20世紀(jì) 70年代的自動(dòng)布局布線的 CAD工具代替了設(shè)計(jì)工作中繪圖的重復(fù)勞動(dòng)，那么，到了 20世紀(jì) 80年代出現(xiàn)的具有自動(dòng)綜合能力的 CAE工具則代替了設(shè)計(jì)師的部分工作，對(duì)保證電子系統(tǒng)的設(shè)計(jì)，制造出最佳的電子產(chǎn)品起著關(guān)鍵的作用。 ? 20世紀(jì) 90年代，設(shè)計(jì)師逐步從使用硬件轉(zhuǎn)向設(shè)計(jì)硬件，從單個(gè)電子產(chǎn)品開發(fā)轉(zhuǎn)向系統(tǒng)級(jí)電子產(chǎn)品開發(fā) (即片上系統(tǒng)集成，System on a chip)。 ?其中，大規(guī)?？删幊踢壿嬈骷抢?EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的載體，硬件描述語言是利用 EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的主要表達(dá)手段，軟件開發(fā)工具是利用 EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的智能化的自動(dòng)化設(shè)計(jì)工具，實(shí)驗(yàn)開發(fā)系統(tǒng)則是利用 EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的下載工具及硬件驗(yàn)證工具。 高集成度 、 高速度和高可靠性是 FPGA/CPLD最明顯的特點(diǎn) ， 其時(shí)鐘延時(shí)可小至 ns級(jí) ， 結(jié)合其并行工作方式 ， 在超高速應(yīng)用領(lǐng)域和實(shí)時(shí)測控方面有著非常廣闊的應(yīng)用前景 。而未來大系統(tǒng)的 FPGA/CPLD設(shè)計(jì)僅僅是各類再應(yīng)用邏輯與 IP核 (Core)的拼裝，其設(shè)計(jì)周期將更短。 ? Verilog：支持的 EDA工具較多，適用于 RTL級(jí)和門電路級(jí)的描述，其綜合過程較 VHDL稍簡單，但其在高級(jí)描述方面不如 VHDL。 ?對(duì)于硬件描述語言，除了掌握基本語法規(guī)定外，更重要的是要理解 VHDL的三個(gè)“精髓”：軟件的強(qiáng)數(shù)據(jù)類型與硬件電路的惟一性、硬件行為的并行性決定了 VHDL語言的并行性、軟件仿真的順序性與實(shí)際硬件行為的并行性；要掌握系統(tǒng)的分析與建模方法，能夠?qū)⒏鞣N基本語法規(guī)定熟練地運(yùn)用于自己的設(shè)計(jì)中。該子模塊一般包含針對(duì)不同描述方式的編輯器，如圖形編輯器、文本編輯器等，同時(shí)包含對(duì)應(yīng)的分析器。 ? EDA工具不只面向 ASIC的應(yīng)用與開發(fā)，還有涉及電子設(shè)計(jì)各個(gè)方面的 EDA工具，包括數(shù)字電路設(shè)計(jì)、模擬電路設(shè)計(jì)、數(shù)?；旌显O(shè)計(jì)、系統(tǒng)設(shè)計(jì)、仿真驗(yàn)證等電子設(shè)計(jì)的許多領(lǐng)域。第三 ,根據(jù)建筑設(shè)計(jì)和建筑預(yù)算進(jìn)行”施工設(shè)計(jì)” 。 ? EDA設(shè)計(jì)分幾個(gè)描述層次？ ? EDA技術(shù)的優(yōu)點(diǎn)？