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fpga交通燈畢業(yè)設(shè)計(jì)論文(完整版)

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【正文】 FPGA器件設(shè)計(jì)的產(chǎn)品將出現(xiàn)在各個(gè)領(lǐng)域。 分頻電路:把 555多諧振蕩器發(fā)出的較高頻率脈沖用分頻電路的到較第頻率的時(shí)鐘信號,本電路通過三次 10分平分別得到 10Hz、 1Hz的時(shí)鐘信號。其電路圖如圖 31所示: 圖 31分頻器模塊 實(shí)體: entity clk_10 is port( clk : in std_logic。 功能:實(shí)現(xiàn) 0到 80的計(jì)數(shù) clk0— 脈沖輸入 con— 手動控制信號 reset— 復(fù)位信號 countnum— 計(jì)數(shù)輸出 仿真波形如下圖 34: 圖 34計(jì)數(shù)器模塊仿真結(jié)果 吳思林:基于 FPGA 交通燈控制器設(shè)計(jì) 8 控制模塊的設(shè)計(jì)及仿真圖 圖 35控制模塊 實(shí)體: entity controller is Port ( clk1 : in std_logic。 功能:控制發(fā)光二極管的亮、滅,以及輸出倒計(jì)時(shí)數(shù)值給七段譯碼管的分位譯碼電路。 yb:out std_logic。 bb[3..0]BCD碼輸入 2020 屆電子信息工程專業(yè)畢業(yè)設(shè)計(jì)(論文) 11 clk2— 脈沖輸入 ya, yb, yc, yd, ye, yf, yg— 七段數(shù)碼管顯示輸出 仿真波形如下圖 310: 圖 310譯碼模塊仿真 頂層文件的設(shè)計(jì) 圖 311頂層模塊 entity dingceng is port(clkd,resetd,cond,con1d:in std_logic。 clkd— 脈沖輸入 resetd— 復(fù)位信號 con— 手動控制信號 吳思林:基于 FPGA 交通燈控制器設(shè)計(jì) 12 con1d— 狀態(tài)控制信號 count1, count2, count3, count4— 七段數(shù)碼管顯示 reda,greena,yellowa, greena1, redb,greenb,yellowb,greenb1— 發(fā)光二極管輸出 4 實(shí)驗(yàn)程序設(shè)計(jì) 一個(gè)完整的 VHDL語言程序通常包括實(shí)體( Entity)、構(gòu)造體、配置、包集合( Package)和庫( Library) 5個(gè)部分組成。 count3:out std_logic_vector(6 downto 0)。 ponent counter port (clk0:in std_logic。 countnum : in integer range 0 to 89。 ponent yima port(clk2:in std_logic。 yg:out std_logic)。 u2: clk_10 port map(clk=b,clk_div10=c)。 u10:yima port map(clk2=b,bb=tt4,ya=count4(0),yb=count4(1),yc=count4(2),yd=count4(3),ye=count4(4),yf=count4(5),yg=count4(6))。 end clk_10。039。 end one。 architecture one of counter is begin process (reset,clk0) begin if reset=39。 end if。 entity controller is port ( clk1 : in std_logic。 architecture one of controller is signal m : integer range 0 to 7。 numa =90countnum。 else aa := 10000010。 2020 屆電子信息工程專業(yè)畢業(yè)設(shè)計(jì)(論文) 17 end if。 else if con1= 39。 end if。 elsif m=6 then aa := 10000001。 ya = aa(5)。 library ieee。 elsif numin = 10 then numa1 := 1。 end one 。 yd:out std_logic。 when 0010 = temp = 0100100。 吳思林:基于 FPGA 交通燈控制器設(shè)計(jì) 20 when others = temp = 1111111。 yf=temp(5)。由仿真波形 圖還可以清楚的看出各時(shí)間段每個(gè)交通燈的狀態(tài) ,當(dāng)東西方向的綠燈亮?xí)r南北方向的紅燈亮,其中有黃燈閃 5秒的過程,這符合我們的設(shè)計(jì)要求,也達(dá)到了我們所要的結(jié)果,從波形上看實(shí)驗(yàn)程序是可行的。最后,我覺得在交通燈控制系統(tǒng)設(shè)計(jì)中還可以增加一些實(shí)用功能,如: 針對弱視或色盲人群進(jìn)行聲音提示; 在遇到突發(fā)狀況時(shí),可以將紅綠燈改為緊急模式控制; 當(dāng)有 11 120等特種車輛通過時(shí),系統(tǒng)可轉(zhuǎn)為特種車放行,其他車輛禁行。 參考文件 . 基于 CPLD交通燈控制系統(tǒng)的設(shè)研究 [J]. 實(shí)驗(yàn)室科學(xué) , 2020 . 基于泛布爾代數(shù)的交通信號控制系統(tǒng)研究與設(shè)計(jì) [D]. 武漢 : 武漢理工大學(xué) , 2020 ,蔣煒華,馬臨超 .基于 VHDL語言的交通燈控制器設(shè)計(jì)河南機(jī)電高等專科學(xué)校學(xué)報(bào) , 2020 , 徐瑋 . 51單片機(jī)綜合學(xué)習(xí)系統(tǒng) DS1302時(shí)鐘應(yīng)用篇 [J].電子制作 , 2020 . 基于 FPGA/CPLD和 VHDL語言的交通燈控制系統(tǒng)設(shè)計(jì) [J]. 電腦知識與術(shù) , 2020 . 基于 FPGA的交通燈的 VHDL設(shè)計(jì) [J]. 電力與能源 , 2020 , 黃繼業(yè) . EDA技術(shù)實(shí)用教程 [M]. 北京 : 科學(xué)大學(xué)出版社, 2020. . FPGA/CPLD應(yīng)用設(shè)計(jì) [M]. 北京 : 北京航空航天大學(xué)出版社 , 2020. , 李黨娟 . 智能交通燈控制器的設(shè)計(jì) [J]. 中國科技核心期刊 , 2020 , 肖兵 . 基于 VHDL語言的立通燈控制器設(shè)計(jì) [J]. 福建電腦 : 2020. , 何淳 , 吳亞龍 , 谷明信 , 程發(fā)銀 . 智能交通燈控制 系統(tǒng)的設(shè)計(jì)和仿真 [J]. 重慶工商大學(xué)學(xué)報(bào) : 自然科學(xué)版 , 2020 , 王慧 . 基于 GA的交叉路口自適應(yīng)模糊控制器設(shè)計(jì) [J]. 吉林大學(xué)學(xué)報(bào) : 自然科學(xué)版 , 2020 , 王慧 . 基于 GA的交叉路口自適應(yīng)模糊控制器優(yōu)化設(shè)計(jì) [J]. 公路交通科技 , 2020, . 基于 CPLD的多相位交通信號控制器設(shè)計(jì) [D]. 長安 : 長安大學(xué) , 2020. 2020 屆電子信息工程專業(yè)畢業(yè)設(shè)計(jì)(論文) 23 附錄 電路原理圖: 軟件原理圖: 羅芄節(jié)薇羄羄蕆蒃羃肆芀螂羃膈蒆蚈肂 芁羋薄肁羀蒄蒀肀肅芇衿聿芅薂螅肈莇蒞蟻肈肇薁薇蚄腿莃蒃蚃節(jié)蕿螁螂羈莂蚇螁肄薇薃螁芆莀蕿螀莈芃袈蝿肈蒈螄螈膀芁蝕螇吳思林:基于 FPGA 交通燈控制器設(shè)計(jì) 24。趙威威不僅授我以文還教我許多為人師表的道理,從選題到完成,每一步都是在 指導(dǎo)老師的指導(dǎo)下完成的,傾注了老師的大量心血。如果 clkd值設(shè)置的太小則交通燈狀態(tài)變化得太快無法分辨,如果 clk值設(shè)置得太大則交通燈狀態(tài)轉(zhuǎn)換緩慢,效果不明顯。 end one。 end process。 when 0100 = temp = 0011001。 yf:out std_logic。 use 。 else numa1 := 0 。 entity fenwei is
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