7amba總線(6學(xué)時(shí))(完整版)
【正文】 Memory I/F DMA Slave Slave Mux Slave Mux UART Timer GPIO AHB2APB ? Master 0 can access private RAM, APB and external interface ? Master 1 can access DMA slave, APB and external interface ?Parallel access improves system bandwidth 72 AHBLite Subset of AHB Functionality Single Master No need for HBUSREQ HGRANT Simple Slaves No retry or split responses Standard AHB modules can be used Allows easier module design/debug Master 0 Slave 1 Slave 2 Slave 3 Slave 4 73 AHB總結(jié) 主要組成部分 Master、 slaves、 arbiter、 decoder 傳輸?shù)倪^(guò)程 流水線機(jī)制 Address phase和 data phase 如何提高性能 Burst read/write 仲裁機(jī)制 總線控制權(quán)的移交 74 AHB總結(jié)（續(xù)） Slave短時(shí)間內(nèi)無(wú)法響應(yīng) HREADY信號(hào)拉低 Slave長(zhǎng)時(shí)間內(nèi)無(wú)法響應(yīng) 插入 SPLIT/RETRY Master不能進(jìn)行傳輸 插入 BUSY 75 AHB的應(yīng)用建議 Arbiter的優(yōu)先級(jí)可以配置 Slave長(zhǎng)時(shí)間不能響應(yīng)的話，一般不支持SPLIT響應(yīng)，使用 RETRY響應(yīng) 總線上如果只有一個(gè) master的話，可以使用 AHB lite協(xié)議，不用 arbiter 設(shè)計(jì)一個(gè)新的 IP時(shí)，要仔細(xì)核對(duì) AMBA的Feature和 IP所支持的 Feature是否匹配。 當(dāng)從設(shè)備準(zhǔn)備結(jié)束本次傳輸，將設(shè)置給仲裁器的HSPLITx信號(hào)的相應(yīng)位。 54 32bit小印第安數(shù)據(jù)總線的有效字節(jié) 55 32bit大印第安數(shù)據(jù)總線的有效字節(jié) 56 多個(gè)主設(shè)備 I am first I am first!!! 57 AHB仲裁信號(hào) 58 仲裁信號(hào)（續(xù)） HBUSREQ 總線請(qǐng)求 HLOCKx： 高電平：主設(shè)備請(qǐng)求鎖定總線 HGRANTx 指出主設(shè)備 x可訪問(wèn)總線 主設(shè)備 x控制總線： HGRANTx=1且HREADY=1 59 仲裁信號(hào)（續(xù)） HMASTER[3:0] 指出哪個(gè)主設(shè)備正在進(jìn)行傳輸 HMASTLOCK 指出主設(shè)備正在進(jìn)行一次鎖定傳輸 HSPLITx[15:0] 從設(shè)備用這個(gè)信號(hào)告訴仲裁器哪個(gè)主設(shè)備允許重新嘗試一次 split傳輸。 Decoder logic Slave 2 (Internal Memory) Default_Slave logic case HTRANS is when IDLE|BUSY = HRESP = OKAY。 when …. = HSELapb = ‘1’?？梢允沟弥髟O(shè)備有足夠的時(shí)間處理下一次傳輸。從設(shè)備記錄主設(shè)備號(hào)： HMASTER。 76 實(shí)現(xiàn) 如果設(shè)計(jì)中既有主設(shè)備端口又有從設(shè)備端口 通過(guò)主設(shè)備端口讀 /寫數(shù)據(jù) 通過(guò)從設(shè)備端口配置寄存器等 如處理器設(shè)置的一些參數(shù) 77 目錄 AMBA總線概述 AHB APB 不同 IP之間的互連 78 APB信號(hào) 79 APB信號(hào)（續(xù)） PADDR[31:0] 地址總線，由設(shè)備總線的 bridge單元驅(qū)動(dòng) PSELx 從譯碼器來(lái)的信號(hào)，到每一個(gè)總線從設(shè)備 x PENABLE 用于在設(shè)備總線上把所有訪問(wèn)按時(shí)間階段進(jìn)行 PWRITE 高電平：寫 低電平：讀 PRDATA和 PWDATA 最多 32位寬 80 Address Decoding Stages Slave 3 (APB) Slave 1 (EBI) Slave 2 (SRAM) 0xCFFF_FFFF 0xC000_0000 0x5000_FFFF 0x5000_0000 0x3FFF_FFFF 0x0000_0000 Peripheral 3 (UART) Peripheral 1 (Int Cont) Peripheral 2 (Timers) 0xC3FF_FFFF 0xC300_0000 0xC2FF_FFFF 0xC100_0000 0xC000_FFFF 0xC000_0000 APB memory map Timer 2 Timer 1 0xC2FF_FFFF 0xC200_0000 0xC1FF_FFFF 0xC100_0000 AHB Decoder HSELapb PSELtim APB Bridge Timers AHB memory map Timers memory map 81 APB Interconnect
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