【正文】 dount=0000。 then 上升沿 dount=dount+1。只讀存儲器ROM中鏈?zhǔn)降拇娣帕巳舾蓚€(gè)漢字的點(diǎn)陣信息，“滑窗”在這若干個(gè)漢字點(diǎn)陣信息上面滑動(dòng)，我們通過“滑窗”看到的就是漢字的滾動(dòng)顯示。 漢字的存儲用動(dòng)態(tài)分時(shí)掃描技術(shù)使LED點(diǎn)陣模塊顯示圖像，需要進(jìn)行兩步工作。但是方案二中對數(shù)組的處理部分對FPGA芯片的資源消耗太大。具體方法是，將1616數(shù)組的顯示模塊的行輸入端與FPGA內(nèi)的只讀存儲器ROM的16位數(shù)據(jù)輸出端口相連；16個(gè)列控制端與一個(gè)416譯碼器A的輸出相連；而譯碼器A的輸入端和片選信號又與FPGA內(nèi)的列掃描控制模塊的輸出端口scan4scan0相連。況且，在以顯示為主的系統(tǒng)中，單片機(jī)的運(yùn)算和控制等主要功能的利用率很低，單片機(jī)的優(yōu)勢得不到發(fā)揮，相當(dāng)于很大的資源浪費(fèi)。11 調(diào)試、仿真與體會95 系統(tǒng)調(diào)試7 漢字滾動(dòng)速度控制的部分關(guān)鍵程序7 掃描頻率控制的部分關(guān)鍵程序 畢業(yè)設(shè)計(jì)說明書學(xué)生姓名： 趙 理 學(xué) 號： 20077435 系 部： 理工系 專業(yè)年級： 07級電子信息工程 題 目： LED點(diǎn)陣動(dòng)畫顯示控制的VHDL程序?qū)崿F(xiàn) 指導(dǎo)教師： 賀澤凡 評閱教師： 2011年5月02日中 文 摘 要主要研究基于VHDL的LED點(diǎn)陣動(dòng)畫顯示。33掃描控制模塊4 漢字的存儲6 滾動(dòng)速度的控制64 VHDL語言程序設(shè)計(jì)采用電子設(shè)計(jì)自動(dòng)化（EDA）技術(shù)的自頂向下的模塊化設(shè)計(jì)方法，借助相關(guān)開發(fā)軟件，例如QualtusⅡ軟件，將硬件描述語言——VHDL程序固化于具有豐富I/O口、內(nèi)部邏輯和連線資源的FPGA(現(xiàn)場可編程門陣列)中。FPGA ADDR掃描控制模塊ROMCS 416譯碼器A1616點(diǎn)陣scan0scan4Scan4行輸入端列控制端 方案二VHDL程序設(shè)計(jì)的是硬件，他和編程語言的最大區(qū)別是它可以“并發(fā)執(zhí)行”。根據(jù)自身?xiàng)l件以及硬件條件我最終選擇方案一。第一步是獲得數(shù)據(jù)并保存，即在存貯器中建立漢字?jǐn)?shù)據(jù)庫。 滾動(dòng)顯示多漢字信息的原理示意圖 漢字的顯示先在掃描模塊的控制下，由地址線確定每次由ROM送出某一列的16個(gè)LED所要顯示的漢字的控制字節(jié)數(shù)據(jù)，同時(shí)由掃描模塊輸出的5位掃描碼經(jīng)兩個(gè)416譯碼器解碼后決定相應(yīng)的某一列可以被點(diǎn)亮，而另外31列都不能被點(diǎn)亮。在用VHDL編程的時(shí)候，可以定義一個(gè)變量x作為“滑窗”在ROM上的起始地址，設(shè)計(jì)一個(gè)進(jìn)程按一定的頻率對x進(jìn)行累加，再設(shè)計(jì)一個(gè)進(jìn)程將以x為起始地址的長度為32的ROM中的區(qū)域動(dòng)態(tài)顯示在LED點(diǎn)陣中。計(jì)數(shù)累加 if dount=255 then if S=15 then S=0000。 end if。 when 0101=keyc=0000000000100000。 when 1101=keyc=0010000000000000。 when 0011=keyr=1011000000111011。 when 1011=keyr=1110000111110111。end process。n的范圍為0~7代表了漢字的不同的滾動(dòng)速度。此外，Quartus II 通過和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺。改進(jìn)了軟件的LogicLock模塊設(shè)計(jì)功能，增添 了FastFit編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。 選擇目標(biāo)器件（2）選擇工作方式，編程方式，及閑置引腳狀態(tài)單擊上圖中的deviceamp。選擇Processing菜單中start pilation，在窗口的下方processing欄中顯示編譯信息。選擇菜單Assignment中的Settings，在Settings窗口下選擇Simulator，在右側(cè)的simulation mode項(xiàng)下選擇timing，即選擇時(shí)序仿真。選中Tools菜單中的Netlist 項(xiàng)，在出現(xiàn)的下拉菜單中有三個(gè)選項(xiàng)：RTL viewer,即HDL的RTL級圖形觀察器。畢業(yè)論文是本科階段一次非常難得的理論與實(shí)際相結(jié)合的機(jī)會，通過這次比較完整的論文設(shè)計(jì)，我擺脫了單純的理論知識學(xué)習(xí)狀態(tài)，和實(shí)際設(shè)計(jì)的結(jié)合鍛煉了我的綜合運(yùn)用所學(xué)的專業(yè)基礎(chǔ)知識，解決實(shí)際問題的能力，同時(shí)也提高了查閱文獻(xiàn)資料、設(shè)計(jì)手冊、設(shè)計(jì)規(guī)范以及電腦編程的能力，而且通過對局部的取舍，以及對細(xì)節(jié)的斟酌處理，都使我的能力得到了一定程度的鍛煉，經(jīng)驗(yàn)得到了豐富，并且意志品質(zhì)力，抗壓能力及耐力也都得到了不同程度的提升。 本著此設(shè)計(jì)的背景：基于可編程FPGA器件進(jìn)行系統(tǒng)芯片集成的新設(shè)計(jì)方法