【正文】 FIFO寫。其原理圖如下所示： FPGA控制模塊電路 A/D的控制： FPGA輸出的RESET信號(hào)控制A/D的復(fù)位（低電平復(fù)位，設(shè)計(jì)中的RESET一直為高電平）、CS信號(hào)控制A/D的選通（低電平選通，設(shè)計(jì)中的CS一直有效）、RD信號(hào)實(shí)現(xiàn)對(duì)A/D轉(zhuǎn)換后的數(shù)字信號(hào)的讀（低電平有效）、BYTE信號(hào)控制A/D轉(zhuǎn)換后的輸出方式（本設(shè)計(jì)中BYTE信號(hào)一直為低，即A/D的輸出形式為16位并行輸出）。同樣上位機(jī)發(fā)出數(shù)據(jù)讀出命令，CY7C68013接收到此命令后。 其他硬件電路 系統(tǒng)除了上述主要的電路之外，還有幾種比較重要的外圍電路，主要有給系統(tǒng)供電的電源電路、FPGA配置電路和時(shí)鐘電路等。當(dāng)裝置被啟用并且SEQ為高電平時(shí)，VOUT2先打開，VOUT1保持關(guān)閉，當(dāng)其值達(dá)到VOUT2輸出電壓的83％時(shí)VOUT1打開。 FPGA時(shí)鐘電路 本章小結(jié)本章對(duì)基于FPGA的多通道采樣控制單元進(jìn)行了研究，介紹了多路選擇開關(guān)ADG70AD轉(zhuǎn)換芯片ADS8402和FIFO緩存IDT7206。 AD控制單元示意圖CLK是時(shí)鐘信號(hào)，即為外部晶振提供的時(shí)鐘；RST是復(fù)位信號(hào)，當(dāng)RST為低電平時(shí)，該模塊處于復(fù)位狀態(tài)；復(fù)位時(shí)，AD_CS、CONVST和AD_RD信號(hào)為高電平（無(wú)效），AD_rst和BYTE信號(hào)為低電平；BUSY是AD輸出的‘忙’信號(hào)，當(dāng)A/D進(jìn)行轉(zhuǎn)換功能時(shí)，該信號(hào)為高電平；CLK_t[6..0]是時(shí)鐘分頻計(jì)數(shù)，與通道選取模塊一致。 數(shù)據(jù)存儲(chǔ)對(duì)數(shù)據(jù)的存儲(chǔ), 我們采用閃存(FLASH Memory)作為存儲(chǔ)器, 它具有體積小、功耗低和數(shù)據(jù)不易丟失的特點(diǎn)。因?yàn)閿?shù)據(jù)存儲(chǔ)量大, 我們采取了并口主動(dòng)讀取的方法, 消除了并口從動(dòng)讀取速度慢的問題, 采用EPP 模式, 讀取數(shù)據(jù)速度能達(dá)到500K—2Mb/s 的數(shù)據(jù)量。FLASH存儲(chǔ)的具體流程圖為：開始.否采樣一次數(shù)據(jù)（16路信號(hào)）存儲(chǔ)一次數(shù)據(jù)（16路信號(hào)）采樣時(shí)間到？否結(jié)束 本章小結(jié)本章通過(guò)對(duì)所有模塊進(jìn)行軟件設(shè)計(jì)，并進(jìn)行時(shí)序仿真，通過(guò)仿真時(shí)序圖，可以看出，電路時(shí)序滿足系統(tǒng)數(shù)據(jù)采集并存儲(chǔ)的要求?！?，而模擬開關(guān)的最大輸出電壓為5V，所以應(yīng)對(duì)其分壓。：開始設(shè)置塊地址=0地址自增檢查是否等于0XFF?否Y寫入壞塊標(biāo)志擦除Y否I/O0=0?Y否檢查是否是最后一塊？Y檢測(cè)結(jié)束 擦除模塊程序流程多通道同步數(shù)據(jù)采集后， 數(shù)據(jù)以一定的幀格式寫入Flash。該部分的調(diào)試主要看A/D轉(zhuǎn)換后的數(shù)字量對(duì)應(yīng)的模擬量的大小是否與輸入的模擬量相同。 附錄A 系統(tǒng)原理圖附錄B 系統(tǒng)PCB版圖附錄C 系統(tǒng)VHDL程序模擬量采集library IEEE。 wrfifo : out std_logic。 data : in std_logic_vector(15 downto 0) )。 signal d_channela1 : std_logic。039。 else count=count+1。 elsif fosc 39。 end if。039。 d_channela8=39。039。039。 elsif d_channela1=39。 then if d_channel1111 then d_channel=d_channel+1。 d_channela8=39。139。039。 and d_channela6=39。 d_channela1=39。 end if。 elsif fosc 39。 end if。139。 end if。 then if count=46 then d_addra=d_addra+1。use 。139。139。139。end process。特別感謝鄭燕璐師兄，本設(shè)計(jì)是在鄭燕璐師兄的悉心指導(dǎo)下完成的，在這段時(shí)間里，我從他身上不僅學(xué)到了許多的專業(yè)知識(shí)，更感受到了他在工作中的兢兢業(yè)業(yè)，生活中的平易近人，他嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度和忘我的工作精神值得我去學(xué)習(xí)。正是他們耐心的幫助，使我解決了許多實(shí)際問題，有了很大收獲。參 考 文 獻(xiàn)[l] 電子工業(yè)出版社,2008[2] ，2007，1[3] (FPGA)，2006，6[4] 馬明建．?dāng)?shù)據(jù)采集與處理技術(shù)．西安：西安交通大學(xué)出版社，2005[5] [M]．北京:高等教育出版社,2002[6] 李超,王虹現(xiàn), 存儲(chǔ)系統(tǒng)設(shè)計(jì)[J].,36:12[7] [J]., 29(3):12[8] 劉文怡,張彥軍,[J].電測(cè)與儀表. 2008, 45(505):13[9] [D].太原:中北大學(xué)碩士學(xué)位論文,2006[10] [J]., 23(11):1[11][12].[13]ADS8402 SLAS154B – DECEMBER 2002 – REVISED MAY 2003[14] [15]秦麗，何慧珠，．致 謝 尊敬的老師，親愛的同學(xué)們，再過(guò)幾天就要離開陪伴我們四年時(shí)光的校園，走向社會(huì)。039。039。039。ENTITY kaiguan IS PORT( s : in std_logic_vector(2 downto 0)。 end if。write fifo data p7: process(fosc, glrn) begin if glrn=39。039。write fifo data p6: process(fosc, glrn) begin if glrn=39。139。 end if。 d_channela6=39。 and d_channela7=39。039。039。 end if。 d_channela1=39。 and d_channela6=39。139。039。 elsif fosc 39。 d_channela1=39。produce channel convert channel=d_channel。139。 end if。139。 signal d_channela7 : std_logic。architecture Behavioral of advhd is signal count : std_logic_vector(6 downto 0)。 channela1 : out std_logic。use 。控制模塊的調(diào)試。如果壞塊標(biāo)志是非0XFF 時(shí)，該塊是壞塊則跳過(guò)，繼續(xù)檢測(cè)下一塊；如果壞塊標(biāo)志是0XFF 時(shí)，則讀取FIFO 中的數(shù)據(jù)，寫入Flash 中。為使輸入A/D的信號(hào)相對(duì)穩(wěn)定，在分壓電路的前后各設(shè)置一個(gè)電壓跟隨電路。然后輸入模擬開關(guān)經(jīng)過(guò)跟隨器后，再輸入A/D轉(zhuǎn)換器。這時(shí)并口可直接對(duì)FLASH 的控制線和數(shù)據(jù)線進(jìn)行操作。由于FLASH是按頁(yè)存儲(chǔ)的, 當(dāng)一頁(yè)寫完之后要進(jìn)行下一頁(yè)的控制字和地址的重新寫入, 為了使采集回來(lái)的數(shù)據(jù)能及時(shí)準(zhǔn)確的寫入FLASH, 而不至于在頁(yè)與頁(yè)的交替時(shí)間內(nèi)使數(shù)據(jù)丟失, 所以不可能將采集回的數(shù)據(jù)直接存入FLASH, 我們利用FPGA 內(nèi)部提供的RAM來(lái)構(gòu)成雙端口RAM作為數(shù)據(jù)存儲(chǔ)過(guò)程中的緩存, 采集回來(lái)的數(shù)據(jù)先寫入雙端口RAM, 然后再導(dǎo)入FLASH。本模塊能連續(xù)運(yùn)行，不斷地寫入命令字以啟動(dòng)A/D轉(zhuǎn)換，然后讀出A/D轉(zhuǎn)換結(jié)果并將其輸出。3 系統(tǒng)軟件設(shè)計(jì) 數(shù)據(jù)編幀 幀格式S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15S0S1S2S3S4S5S6S7S8S9S1