【正文】 ,pause and so on .It displays the tariff number through the dynamic snning design of this system has shown the readability,portability and easily understanding of VHDL as a hard describle language. The program can be used in the truly taxi accounting system bu downloading to the given chip.Keywords: counter。 VHDL。此時它在計程的同時還可以完成計價的工作。因此，汽車計價器的研究也是十分有一個應(yīng)用價值的。針對現(xiàn)有計費系統(tǒng)通用性差的缺陷，本文采用ISP器件和VHDL語言開發(fā)了一套出租車計費系統(tǒng)；該計費系統(tǒng)的可靠性高、成本低、通用性強；該系統(tǒng)在不改變硬件電路的前提下，具有可以重構(gòu)系統(tǒng)的功能，采用完全相同電路結(jié)構(gòu)，只要根據(jù)各地區(qū)的需求在VHDL程序中設(shè)置各參數(shù)，就可以適應(yīng)各地區(qū)出租車不同計費標(biāo)準(zhǔn)的需要，還可根據(jù)各地區(qū)需求增加其他功能。如果系統(tǒng)設(shè)計的不好，則系統(tǒng)不是很穩(wěn)定，而且靈活度不夠，不易實現(xiàn)功能復(fù)雜的設(shè)計。同時由于FPGA的功能完全取決于VHDL語言編寫的程序，不拘泥于某種芯片的特殊指令，更加提高了產(chǎn)品的更新?lián)Q代能力。其頂層設(shè)計框圖如下圖31所示。 等待計費模塊DDJF圖38等待計時模塊的軟件生成圖形如圖38所示，在等待標(biāo)志信號DDBZ和熄燈標(biāo)志信號XDBZ控制下，進行等待費用DDFY的計費操作。調(diào)試的時候流程是：修改設(shè)計，編譯然后通過JTAG下載到FPGA 內(nèi)部運行，一直這樣進行直到設(shè)置成功，最后才把代碼固化到配置存儲器里面。按鍵和LED 可以用外當(dāng)成最簡單的外設(shè)，用和來控制這些外設(shè)。根據(jù)原計費系統(tǒng)的計費要求與原理，當(dāng)啟動標(biāo)志為1時，出租車處于停止?fàn)顟B(tài)，計費系統(tǒng)不計費，當(dāng)時鐘必須正常運行。 里程在三千米內(nèi)的計費仿真圖（時段標(biāo)志為0）圖54功能仿真圖說明：當(dāng)輸入適當(dāng)?shù)念l率（sclk）和速度脈沖（wclk）時，可仿真計費系統(tǒng)的計費功能，當(dāng)計費系統(tǒng)顯示里程為３千米時，得到的里程費用為６４０分。第6章 設(shè)計系統(tǒng)的方案結(jié)論VHDL硬件描述語言打破了硬件和軟件設(shè)計人員之間互不干涉的界限，可以使用語言的形式來進行數(shù)字系統(tǒng)的硬件結(jié)構(gòu)、行為的描述，直接設(shè)計數(shù)字電路硬件系統(tǒng)。這樣的錯誤在邏輯上比較難以檢查出來，且在編譯過程中也發(fā)想不了，所以要特別加以留意。所以可考慮分配更大的位數(shù)空間，比如32位。 SCLK=200 Hz CLK1HZ: OUT STD_LOGIC)。 CLK1=NOT CLK1。用分頻器的編譯圖形生成符號2．等待判別模塊DDPB的VHDL程序設(shè)計LIBRARY IEEE。ARCHITECTURE ART OF DDPB IS SIGNAL CNT60: STD_LOGIC_VECTOR(7 DOWNTO 0)。ELSIF CLK1HZ39。T60S=39。 ELSIF WCLK39。 END IF。039。USE 。 BEGIN 里程計算及標(biāo)志產(chǎn)生進程 PROCESS(START,WCLK)VARIABLE MS: STD_LOGIC_VECTOR(7 DOWNTO 0)。EVENT AND WCLK=39。139。里程計算結(jié)果輸出 XSLC=BMS。 WHEN 310|320|330|340|350|360|370|380|390|400=JFBZ1=39。 WHEN 710|720|730|740|750|760|770|780|790|800=JFBZ1=39。 WHEN 1110|1120|1130|1140|1150|1160|1170|1180|1190|1200=JFBZ1=39。 WHEN 1510|1520|1530|1540|1550|1560|1570|1580|1590|1600=JFBZ1=39。 WHEN 1910|1920|1930|1940|1950|1960|1970|1980|1990|2000=JFBZ1=39。 計費標(biāo)志去毛刺進程 PROCESS(WCLK,JFBZ1) ISBEGINIF WCLK39。USE 。ARCHITECTURE ART OF LCJF IS SIGNAL LCFY1: STD_LOGIC_VECTOR(15 DOWNTO 0)。039。 THEN LCFY1=LCFY1+SD1。 END PROCESS。 CLK1HZ: IN STD_LOGIC。 THENMS=0000。139。139。 ELSE MG=MG+39。 DDSJ(11 DOWNTO 8)=FG。ENTITY DDJF IS 每分鐘等待費用定義,單位為分 GENERIC(WDJ1: INTEGER:=20。 BEGIN 產(chǎn)生60 s周期性跳變信號進程PROCESS(CLK1HZ) IS BEGIN IF CLK1HZ39。T60S=39。 ELSIF T60S39。 ELSIF XDBZ=39。END ARCHITECTURE ART。 DDFY: IN STD_LOGIC_VECTOR(15 DOWNTO 0)。END ENTITY SCXZ。USE 。 THEN 等待時間大于1小時 DDFY1=DDFY1+WDJ2。139。 END IF。139。PORT(START, XDBZ, DDBZ, CLK1HZ: IN STD_LOGIC。 DDSJ(3 DOWNTO 0)=MG。 秒數(shù)個位計算END IF。 ELSE FG=FG+39。 IF MS=5 THEN MS=0000。 FS=0000。XDBZ: OUT STD_LOGIC)。END ARCHITECTURE ART。139。039。139。USE 。139。WHEN 3910|3920|3930|3940|3950|3960|3970|3980|3990|4000=JFBZ1=39。 WHEN 1610|1620|1630|1640|1650|1660|1670|1680|1690|1700=JFBZ1=39。 WHEN 1210|1220|1230|1240|1250|1260|1270|1280|1290|1300=JFBZ1=39。 WHEN 810|820|830|840|850|860|870|880|890|900=JFBZ1=39。 WHEN 410|420|430|440|450|460|470|480|490|500=JFBZ1=39。 產(chǎn)生計費信號進程 PROCESS(BMS1) IS BEGIN CASE BMS1 ISWHEN 10|20|30|40|50|60|70|80|90|100=JFBZ1=39。 ELSE MS:=MS+39。 THEN IF DDBZ=39。139。 XSLC: OUT STD_LOGIC_VECTOR(15 DOWNTO 0)。 END IF。 等待標(biāo)志判別進程 PROCESS(WCLKCOU,T60S) IS BEGIN IF T60S39。139。 END IF。139。 SIGNAL WCLKCOU:STD_LOGIC_VECTOR(15 DOWNTO 0)。USE 。否則CNT100加1 END IF。 ARCHITECTURE ART OF FPQ IS SIGNAL CNT100: INTEGER RANGE 0 TO 99。主要參考文獻[1]王誠， FPGA/CPLD 設(shè)計，人民郵電出版社，2011. [2]陳忠坪，電子工業(yè)出版社，2010. [3]，中科多媒體電子出版社，2011. [4]，重慶大學(xué)出版社，2008. [5]何賓. EDA原理，. [