【正文】 的輸出信號進(jìn)行選通控制。 交通燈信號燈控制器的整體框架及工作原理依據(jù)要求交通燈的框架（如31圖所示）由分屏電路、倒計時控制電路、功能控制電路和動態(tài)掃描電路顯示控制電路4個部分和必要的門電路組成。其中，紅燈表示該方向禁止通行；黃燈表示停車，用于綠燈亮后進(jìn)行緩沖，提示該方向及時禁止通行；綠燈亮表示該方向可以通行。在設(shè)計過程中，如果發(fā)現(xiàn)錯誤，可以方便修改，重新進(jìn)行編譯仿真。MAX+plusⅡ軟件接口允許用戶使用Altera或標(biāo)準(zhǔn)EDA設(shè)計輸入工具來創(chuàng)建邏輯設(shè)計，使用MAX+plusⅡ的編譯器對Altera器件的設(shè)計進(jìn)行編譯，使用Altera或其他EDA校驗工具進(jìn)行器件級或板級仿真。綜合、優(yōu)化和裝配軟件將生成一個器件編程所用的數(shù)據(jù)文件。布局布線工具采用一定的算法指引用戶約束和性能估價來選擇最佳的布局方式，以逐步實現(xiàn)符合性能要求的優(yōu)化的布局結(jié)果。決定了設(shè)計方式以后，根據(jù)具體的語法和語義結(jié)構(gòu)，參照已經(jīng)設(shè)定的功能塊、數(shù)據(jù)流狀態(tài)圖等，進(jìn)行設(shè)計代碼的編寫。VHDL語言可以與工藝無關(guān)編程在用VHDL語言設(shè)計系統(tǒng)硬件時，沒有嵌入與工藝有關(guān)的信息。在電子產(chǎn)品界，無論是ASIC設(shè)計人員還是系統(tǒng)級設(shè)計人員，都利用VHDL來提高他們的工作效率。在對器件和系統(tǒng)的模擬、綜合方面，VHDL是一個較好的選擇。本設(shè)計過程中就選擇了VHDL作為編程語言。當(dāng)代FPGA具有以下特點：（1）規(guī)模越來越大，單片邏輯門數(shù)已逾百萬，更適合于實現(xiàn)片上系統(tǒng)（SOC）。FPGA一般用于邏輯仿真，另一個應(yīng)用就是可以直接制成ASIC,因而是科學(xué)實驗、樣機(jī)研制、小批量產(chǎn)品生產(chǎn)的最佳選擇器件。EDA技術(shù)是用于電子產(chǎn)品設(shè)計中比較先進(jìn)的技術(shù)，可以代替設(shè)計者完成電子系統(tǒng)設(shè)計中的大部分工作，而且可以直接從程序中修改錯誤及系統(tǒng)功能而不需要硬件電路的指示，既縮短了研發(fā)周期，又大大節(jié)約了成本，收到了電子工程師的青睞。道路上交通標(biāo)志不規(guī)范，路口渠化不合理等問題加劇了交通擁擠的矛盾，而作為城市交通命脈的主干道的交通阻塞會使整個城市交通陷入癱瘓。通過電路優(yōu)化設(shè)計,可以使用規(guī)模更小的可編程邏輯芯片,從而降低系統(tǒng)成本。本設(shè)計就是針對交通信號燈控制器的設(shè)計問題，提出了基于VHDL語言的交通信號燈系統(tǒng)的硬件實現(xiàn)方法。 simulation目 錄摘 要 IAbstract II前 言 １1 EAD和FPGA技術(shù)概要 ２ EDA技術(shù)的介紹 ２ EAD與傳統(tǒng)設(shè)計方法的比較 ２ FPGA技術(shù)的介紹 ２ FPGA的特點 ３2 硬件描述語言VHDL ４ ４ VHDL語言的特點 ４ VHDL設(shè)計及綜合過程 ５ MAX+plusⅡ簡介 ６ MAX+plusⅡ軟件的特點 ６ MAX+plusⅡ軟件設(shè)計步驟 ７ ７3 交通信號控制器 ９ 設(shè)計任務(wù) ９ 交通燈信號燈控制器的整體框架及工作原理 ９ 交通信號控制器電路的實現(xiàn)及工作原理 １１4 各模塊的VHDL程序設(shè)計與仿真 １４ 分頻模塊 １４ 100分頻模塊 １４ 50分頻模塊 １５ 功能控制電路 １７ 消抖同步模塊 １７ 狀態(tài)控制模塊 １８ A、B兩方向倒計時控制模塊contrla和contralb １９ 動態(tài)顯示控制電路 ２３ 片選信號產(chǎn)生模塊 ２３ 數(shù)據(jù)選擇模塊 ２５ 七段顯示譯碼模塊 ２６5 結(jié)論 ２８參 考 文 獻(xiàn) ２９致 謝 ３０－３０－ 前 言隨著世界經(jīng)濟(jì)與技術(shù)的發(fā)展，交通運輸已經(jīng)成為經(jīng)濟(jì)生活的重要方面，并對保證社會經(jīng)濟(jì)體系的正常運轉(zhuǎn)發(fā)揮著越來越大的作用。 實現(xiàn)路口交通燈系統(tǒng)的控制方法很多，可以用標(biāo)準(zhǔn)邏輯器件、可編程控制器PLC、單片機(jī)等方式來實現(xiàn)。 FPGA技術(shù)的介紹 代可編程邏輯器件主要指CPLD (Complex Programmable Logic Device，復(fù)雜可編程邏輯器件)和FPGA (Field Programmable Gate Array,現(xiàn)場可編程門陣列)兩種大容量的可編程邏輯器件，采用深亞微米工藝，能應(yīng)用在不同的高科技研發(fā)領(lǐng)域，如數(shù)字電路設(shè)計、微處理器系統(tǒng)、DSP、電信、可重構(gòu)計算機(jī)及ASIC設(shè)計。利用它們可實現(xiàn)幾乎任何形式的數(shù)字電路或數(shù)字系統(tǒng)的設(shè)計。應(yīng)用各種工具可以完成從輸入、綜合、實現(xiàn)到配置芯片等一系列功能。較詳細(xì)的來概括，它應(yīng)該能促進(jìn)設(shè)計輸入、設(shè)計理解、設(shè)計維護(hù)的便利和快捷，且應(yīng)該是開放的、非專用的、工業(yè)界能夠接受的標(biāo)準(zhǔn)。因為VHDL是一種標(biāo)準(zhǔn)語言，在綜合和模擬工具之間，VHDL代碼具有可移植能力，即同一設(shè)計可用不同的器件來實現(xiàn)。系統(tǒng)硬件描述能力強(qiáng)如前所述，VHDL語言具有多層次描述系統(tǒng)硬件功能的能力，可以從系統(tǒng)的數(shù)學(xué)模型直到門級電路。 （2）用VHDL語言進(jìn)行設(shè)計描述：有了設(shè)計要求的定義之后，開始編寫設(shè)計代碼。（4）設(shè)計綜合、優(yōu)化和布局布線（裝配）：綜合是把設(shè)計描述轉(zhuǎn)化到網(wǎng)表或方程生成的過程。同時，也可以重新觀察和分析VHDL源代碼，以確認(rèn)描述是正確有效的。它具有原理圖輸入和文本輸入（采用硬件描述語言）兩種輸入手段，利用該工具所配備的編輯、編譯、仿真、綜合、芯片編程等工能，將設(shè)計電路圖或電路描述程序變成基本的邏輯單元寫入到可編程的芯片中（如FPGA芯片），做成ASIC芯片。模塊組合式工具軟件設(shè)計者可以從各種設(shè)計輸入、設(shè)計處理和校驗選項中進(jìn)行選擇從而使設(shè)計環(huán)境用戶化。標(biāo)題欄顯示當(dāng)前項目的名稱和路徑，菜單命令欄包含了各種操作命令，快捷命令欄包含各種快捷命令按鈕，工作區(qū)可以進(jìn)行邏輯電路圖和波形圖的輸入、修改、編輯及其他與項目相關(guān)的操作。當(dāng)東西方向或南北方向人一道路上出現(xiàn)特殊情況，例如有消防車、警車執(zhí)行任務(wù)或其他車輛有限放行時，可中斷正常運行作態(tài)，進(jìn)入緊急狀態(tài)。這一部分電路是系統(tǒng)的核心部分，我把倒計時電路分成兩部分，控制A方向的A控制電路和控制B方向的B控制電路，具體實現(xiàn)可以通過設(shè)置一個狀態(tài)機(jī)記憶正常運行時交通燈的亮燈狀態(tài)與順序，依據(jù)狀態(tài)機(jī)的狀態(tài)逐次設(shè)定對應(yīng)的計數(shù)器初值，然后技術(shù)秒脈沖信號clk1Hz的作用下，進(jìn)行減法計數(shù)，計數(shù)至1再減為0時，則進(jìn)行狀態(tài)轉(zhuǎn)換，由狀態(tài)機(jī)的狀態(tài)確定輸出的交通信號燈的亮燈狀態(tài)以及相應(yīng)于個狀態(tài)的時間剩余時間。由于切換正常工作狀態(tài)和緊急工作狀態(tài)采用的是啟動\暫停的按鍵開關(guān)jinji，在按下或松動的過程中，按鍵抖動將引起電路誤動作。所以要求clk100Hz和FENPIN1分頻后得到時鐘周期為1s的秒脈沖頻率clk1Hz。工作原理圖如32所示：圖32交通信號控制器的原理圖交通信號控制器正常工作時的仿真波形如圖33所示。 USE 。event AND clk100Hz=39。 END IF。THEN IF qbn=1001THEN qbn=0000。 ELSE clk1Hz=39。USE 。139。 END bhv。END xiaodou。 temp3:=NOT temp2。圖46消抖模塊仿真波形 狀態(tài)控制模塊狀態(tài)控制模塊no（如圖47所示）的功能是實現(xiàn)緊急情況與正常情況的切換。event AND a=39。由圖可以看出，當(dāng)輸入信號的上升沿到來時，相當(dāng)于有緊急jinji按下，輸出信號狀態(tài)發(fā)生變化。END contrala。)THEN CASE state IS WHEN green=IF a=39。 ra=39。 ELSE th:=0000。039。039。 tl:=0000。THEN th:=0000。 ra=39。 a:=39。 tl:=0010。039。039。 END PROCESS。 sell:OUT std_logic_vector(2 DOWNTO 0))。 ELSIF tmp=100THEN tmp:=101。由圖可以看出，在時鐘脈沖clk的控制下，輸出sell循環(huán)產(chǎn)生000001100101的片選數(shù)據(jù)，用來控制數(shù)據(jù)選擇模塊的數(shù)據(jù)選擇。 so:OUT std_logic_vector(1 DOWNTO 0))。 WHEN OTHERS=q=d1。ENTITY dec7s ISPORT(d:IN std_logic_vector(3 DOWNTO 0)。 WHEN0100=q:=1100111。 q0=q(0)。 END bhv。在這個過程中充分認(rèn)識到自己的很多不足，知道了自己在本專業(yè)領(lǐng)域還有很長的路要走，對所學(xué)的知識不再是紙上談兵，真正有了一次理論與實踐相結(jié)合的經(jīng)歷，對今后的學(xué)習(xí)與工作將產(chǎn)生很大的影響。這篇畢業(yè)論文的就是我的舞臺，以下的言語便是有點成就感后在舞臺上發(fā)表的發(fā)自肺腑的誠摯謝意與感謝。十?dāng)?shù)載寒窗苦讀，我永不忘家人在此間作出的犧牲和無私的奉獻(xiàn)。她為人隨和熱情，治學(xué)嚴(yán)謹(jǐn)細(xì)心。解惑南北和東西道的通行時間可以外部設(shè)定，融合了根據(jù)交通流量調(diào)整通行時間的思想，從而提高了系統(tǒng)的靈活性。 q2=q(2)。 WHEN0110=q:=1111101。END dec7s。 END CASE。ARCHITECTURE bhv OF mux41 ISBEGIN PROCESS(sel) BEGIN CASE sel IS WHEN100=q=d2。該模塊還將輸出另一組片選信號so[1..0]，用于控制動態(tài)顯示數(shù)碼管的選擇。 END IF。ARCHITECTURE sel_arc OF sel ISBEGIN PROCESS(clk) VARIABLE tmp:std_logic_vector(2 DOWNTO 0)。A方向的倒計時控制模塊contrala的仿真波形圖411所示。 END IF。 th:=th1。139。 state:=green。 ELSE IF NOT(th=0000 AND tl=0001)THEN IF tl=0000THEN tl:=1001。 a:=39。039。039。 tl:=1001。