【正文】 務(wù)排序PCIe中的事務(wù)分為三種，轉(zhuǎn)發(fā)事務(wù)，非轉(zhuǎn)發(fā)事務(wù)和完成。VC0為默認(rèn)虛通道，VC1~VC7可配置。PCIe所提供的服務(wù)質(zhì)量與傳輸類別（TC）和虛擬通道（VC）密切相關(guān)。TLP的主要組成是：頭標(biāo)，數(shù)據(jù)載荷和可選的ECRC。PCIe總線規(guī)范還定義了MRdLk報(bào)文，該報(bào)文的主要作用是與PCI總線的鎖操作相兼容，但是PCIe總線規(guī)范并不建議用戶使用這種功能，因?yàn)槭褂眠@種功能將極大影響PCIe總線的數(shù)據(jù)傳送效率。CplLk鎖定的完成0b0000b0 10113DW，不帶數(shù)據(jù)。該字段共由5位組成，其含義如下表所示。Fmt和Type字段確認(rèn)當(dāng)前TLP使用的總線事務(wù)，TLP頭的大小是由3個(gè)雙字還是4個(gè)雙字組成（32位地址為3DW，64位地址則對(duì)應(yīng)4DW），當(dāng)前TLP是否包含有效負(fù)載。下圖展示了在AXI4Stream接口上的包的例子。位4為不監(jiān)聽Cache位：為1時(shí)，表明TLP不存在處理器Cache一致性問題，不要求系統(tǒng)硬件去監(jiān)聽處理器Cache；為0時(shí)，則要求PCI時(shí)的Cache監(jiān)聽。傳輸類別對(duì)應(yīng)TLP頭標(biāo)中的3位TC字段，由軟件根據(jù)TLP的緊要程度設(shè)置。m_axis_rx_tlast信號(hào)沒有斷言時(shí)，只有0xFF為有效值m_axis_rx_tlast信號(hào)斷言時(shí)，有效值為0x0F額0xFFm_axis_rx_tvalid1I接收數(shù)據(jù)有效。Tx_err_drop1I傳輸錯(cuò)誤。S_axis_tx_tuser[1]O此信號(hào)標(biāo)志當(dāng)前進(jìn)程中的包是錯(cuò)誤的。當(dāng)last信號(hào)沒有斷言時(shí)，只有0xFF有效。一個(gè)PCIE線由一對(duì)發(fā)送差分信號(hào)（pci_exp_txp, pci_exp_txn）和一對(duì)接收差分信號(hào)（pci_exp_rxp, pci_exp_rxn）組成。Root Complex通常會(huì)生成一個(gè)具有對(duì)應(yīng)MMIO位置地址、字節(jié)使能和寄存器內(nèi)容的存儲(chǔ)器寫TLP。PCIe 規(guī)范對(duì)于設(shè)備的設(shè)計(jì)采用分層的結(jié)構(gòu)，有事務(wù)層、數(shù)據(jù)鏈路層和物理層組成，各層有都分為發(fā)送和接收兩功能塊。1. PCIE說明PCIE協(xié)議定義了多種設(shè)備：根復(fù)合體（Root Complex），交換器（Switch），端點(diǎn)（Endpoingt），斷就（Port），PCIE到PCI/PCIX的橋（Bridge）等。PCIe的事務(wù)層是協(xié)議的最上層，其主要功能是根據(jù)應(yīng)用層提供的信息生成相應(yīng)的請(qǐng)求包傳遞給數(shù)據(jù)鏈路層，并且處理由數(shù)據(jù)鏈路層發(fā)來的包，將其轉(zhuǎn)換成應(yīng)用層能識(shí)別的信息，協(xié)助數(shù)據(jù)鏈路層完成信用管理，實(shí)現(xiàn)協(xié)議規(guī)定的配置事務(wù)，IO事務(wù)，存儲(chǔ)事務(wù)和消息事務(wù)。Endpoint接收存儲(chǔ)器寫TLP更新響應(yīng)的本地寄存器后事務(wù)即終止。單線的只支持0線，雙線只支持01線，四線支持03線，八線支持07線。當(dāng)last信號(hào)已斷言時(shí)，只有0x0F和0xFF是有效的。此信號(hào)能在開始到結(jié)束傳輸?shù)娜我鈺r(shí)刻被拉高。表明核因?yàn)殚L度不匹配或者流傳的時(shí)候數(shù)據(jù)在連續(xù)時(shí)鐘周期上沒有提供而丟棄了一個(gè)包。m_axis_rx_tready1O接收端準(zhǔn)備好接收數(shù)據(jù)。虛通道是設(shè)備端曰中的TLP緩沖器，每個(gè)端口中可設(shè)置l～8個(gè)VC緩沖器，對(duì)應(yīng)可編號(hào)為VC0～VC7，每個(gè)編號(hào)的VC中可以緩沖若干個(gè)TLP。l 長度Length[9:0] 指示TLP的數(shù)據(jù)載荷長度，以雙字DW為單位，最大長度為1024雙字，即4KBl AT字段 AT字段與PCIE總線的地址轉(zhuǎn)換相關(guān)。從圖上可看到，包的第0字節(jié)就是s_axis_tx_tdata[31:24](發(fā)送)或者m_axis_rx_tdata[31:24] (接收)的對(duì)應(yīng)位。其具體含義如下表所示。表32 PCIE總線事務(wù)類型TLP類型Fmt[2:0]Type[4:0]描述MRd存儲(chǔ)器讀請(qǐng)求0b0000b0010b0 00003DW，不帶數(shù)據(jù)4DW，不帶數(shù)據(jù)MRdLk帶鎖的存儲(chǔ)器讀請(qǐng)求0b0000b0010b0 00013DW，不帶數(shù)據(jù)4DW，不帶數(shù)據(jù)MWr存儲(chǔ)器寫請(qǐng)求0b0100b0110b0 00003DW，帶數(shù)據(jù)4DW，帶數(shù)據(jù)IORdIO讀請(qǐng)求0b0000b0 00103DW，不帶數(shù)據(jù)IOWrIO寫請(qǐng)求0b0100b0 00103DW，帶數(shù)據(jù)CfgRd0配置0讀請(qǐng)求0b0000b0 01003DW，不帶數(shù)據(jù)CfgWr0配置0寫請(qǐng)求0b0100b0 01003DW，帶數(shù)據(jù)CfgRd1配置1讀請(qǐng)求0b0000b0 01013DW，不帶數(shù)據(jù)。CplDLk帶數(shù)據(jù)的鎖定完成0b0100b0 10113DW，帶數(shù)據(jù)。與PCI總線并不相同，PCIe總線規(guī)范定義了Msg報(bào)文，即消息報(bào)文。事務(wù)層包中包含數(shù)據(jù)類型，數(shù)據(jù)長度和路由方式等信息。PCIe設(shè)備以傳輸類別（TC），虛通道（VC），TC/VC映射以及優(yōu)先級(jí)仲裁來支持服務(wù)質(zhì)量（QoS）。規(guī)范要求下列事務(wù)只使用TC0/VC0——配置事務(wù)，IO事務(wù)，INTx消息事務(wù)，電源管理消息事務(wù)，錯(cuò)誤報(bào)告消息事務(wù)，解鎖消息事務(wù)，設(shè)置插槽電源限額消息事務(wù)。針對(duì)每個(gè)事務(wù)都有其獨(dú)立的緩存空間，因此不同類型的事務(wù)間沒有排序的問題。例如：內(nèi)存讀請(qǐng)求。斷言tx_cfg_gnt信號(hào)的時(shí)候不能延遲，因?yàn)檠舆t的話可能導(dǎo)致請(qǐng)求方完成超時(shí)。[63:0]數(shù)據(jù)有效的下個(gè)時(shí)鐘周期，用戶應(yīng)用程序驅(qū)動(dòng)s_axis_tx_tvalid為低。此圖keep信號(hào)最終為0xFF，表明64位數(shù)據(jù)都有效。如下圖：圖38 無連續(xù)數(shù)據(jù)傳輸PCIE核的buffer如果沒有空間剩余來接收一個(gè)新的TLP時(shí)，就會(huì)遏制用戶的傳輸。當(dāng)這種情況出現(xiàn)時(shí)，任何待傳的TLP被完全接收，并且s_axis_tx_tready隨之拉低，不允許用戶應(yīng)用程序繼續(xù)發(fā)送一個(gè)新的事務(wù)。如果流模式被使用，那么包終止的同時(shí)串行鏈路上會(huì)有EDB標(biāo)志。在包允許插入一個(gè)digest后，這個(gè)包傳輸結(jié)束后，ready信號(hào)會(huì)被拉低一個(gè)時(shí)鐘周期。4. PCIE核生成參數(shù)配置 基本參數(shù)配置（1） Component Name核名稱（2） PCIE Device /Port Type選擇PCIE邏輯設(shè)備類型（3） PCIe Block Location從可用的集成塊中選擇塊來產(chǎn)生本地特定的約束文件和引腳。 Device ID ：應(yīng)用唯一性標(biāo)識(shí)符。如果該值為非0，則必須有響應(yīng)的Card信息結(jié)構(gòu)，默認(rèn)值為0000_0000h，取值范圍為00000000h~FFFFFFFFh。（1） Capabilities Register Capabilities Verision ：指示PCISIG定義的PCIE功能結(jié)構(gòu)版本號(hào)，不能修改Device Port/Type ：指示PCIE邏輯器件類型（已選）.Slot Implemented ： 指示與PCIE鏈路相關(guān)的端口與插槽連接，僅在RC的root端或PCIE Switch的下游端口上有效。Completion Timeout ：設(shè)備功能支持可選的完成包超時(shí)機(jī)制。（4） link status registerEnable Slot Clock Configuartion ：指示Endpoint 使用了平臺(tái)提供的物理參考時(shí)鐘，如果使用獨(dú)立參考時(shí)鐘，則改為必須清0。D1 Support ：選擇該項(xiàng)表示支持D1 電源管理狀態(tài)D2 Support ：選擇該項(xiàng)表示支持D2 電源管理狀態(tài)PME Support ：表示該功能可使cfg_pm_wake置高位。（4） User Defined Configuration Capabilities該項(xiàng)僅用于Endpoint配置。 Power Management消息，包括PM_PME,PME_TO_ACK。（3）物理層高級(jí)設(shè)置 Enable lane Reversal ：鏈路翻轉(zhuǎn)使能。發(fā)送模塊：該模塊的主要功能是生成相應(yīng)的TLP，主要分為：１）生成寫TLP，生成數(shù)據(jù)，將數(shù)據(jù)放到寫TLP的數(shù)據(jù)負(fù)載里面，封裝成符合PCIE總線規(guī)范的存儲(chǔ)器寫請(qǐng)求TLP；２）生成讀TLP，將讀操作相關(guān)的參數(shù)添加到TLP中，發(fā)送給主機(jī)；３）生成CPLD，當(dāng)驅(qū)動(dòng)程序需要對(duì)PCIE的寄存器進(jìn)行讀操作時(shí)，該模塊會(huì)生成相應(yīng)的CPLD TLP，將寄存器里的參數(shù)值返回給主機(jī)。 接收機(jī)模塊PIO_RX_ENGINE模塊功能l 接收TLP事務(wù)，并判斷事務(wù)類型，決定是否需要響應(yīng)帶數(shù)據(jù)的TLP事務(wù)l 如果接收到寫事務(wù)，則通知存儲(chǔ)器控制模塊將收到的數(shù)據(jù)寫入存儲(chǔ)器l 如果接收到讀事務(wù)，則通知發(fā)射機(jī)根據(jù)收到的事務(wù)信息，反饋響應(yīng)的數(shù)據(jù)模塊內(nèi)部信號(hào)如下表：信號(hào)位寬方向描述m_axis_rx_tlast1I接收幀結(jié)尾：包結(jié)尾信號(hào)。讀狀態(tài)機(jī)需要將TLP中提取的信號(hào)發(fā)送到存儲(chǔ)器控制器來控制寫入的數(shù)據(jù)。如果len不是預(yù)定值則放棄此事務(wù)，返回第一步。3. 狀態(tài)2：取出讀地址，并發(fā)送讀命令給發(fā)送機(jī)由發(fā)送機(jī)操作（根據(jù)len的長度來使雙端口RAM的使能保持響應(yīng)的周期）。②當(dāng)存儲(chǔ)器控制器告知不busy且t=1，len不等于0時(shí)，跳轉(zhuǎn)至狀態(tài)6，繼續(xù)取出要寫的數(shù)據(jù)。此時(shí)等待m_axis_tvalid信號(hào)拉高，m_axis_tvalid信號(hào)置1，表示核有TLP需要發(fā)送到用戶層處理。 發(fā)射機(jī)模塊PIO_TX_ENGINE模塊功能l 根據(jù)接收機(jī)模塊發(fā)送的指令來發(fā)送數(shù)據(jù)，數(shù)據(jù)由存儲(chǔ)器控制器從存儲(chǔ)器中依據(jù)地址取出響應(yīng)的數(shù)據(jù)。S_axis_tx_tready1I置1表明核準(zhǔn)備好接收數(shù)據(jù)。具體過程不再贅述，狀態(tài)機(jī)如下圖：圖 49 發(fā)送狀態(tài)機(jī)發(fā)射機(jī)發(fā)送多數(shù)據(jù)負(fù)載時(shí)序圖： 發(fā)射機(jī)時(shí)序也主要是由一個(gè)狀態(tài)機(jī)控制。如果僅剩最后兩個(gè)DW或者一個(gè)DW的數(shù)據(jù)需要發(fā)送，則在拉高s_axis_valid的下個(gè)時(shí)鐘周期將數(shù)據(jù)發(fā)送并繼續(xù)拉高s_axis_tvalid信號(hào)，然后狀態(tài)跳轉(zhuǎn)到等待指令。Block RAMTLP事務(wù)類型默認(rèn)BARtrn_rbar_hit_n[6:0]ep_mem0I/O TLP事務(wù)禁用禁用ep_mem132位地址存儲(chǔ)器TLP事務(wù)2111_1011bep_mem264位地址存儲(chǔ)器TLP事務(wù)01111_1100bep_mem3送往EPROM的32位地址存儲(chǔ)器TLP事務(wù)Expansion ROM011_1111b存儲(chǔ)器存數(shù)據(jù)時(shí)序圖： 每接收到wr_en和數(shù)據(jù)和地址時(shí)，狀態(tài)機(jī)開始工作。仿真頂層模擬root plex 發(fā)送事務(wù)，跳過PCIE核事務(wù)層的包裝與解包裝，直接發(fā)送事務(wù)層TLP事務(wù)格式。配置空間、全雙工：發(fā)送與接收同時(shí)進(jìn)行。此時(shí)將數(shù)據(jù)寫入RAM中。模塊圖如下：圖47 存儲(chǔ)器控制模塊模塊接口信號(hào)名位寬方向描述wr_en_i1I寫接收（使能）wr_addr_i11I寫地址wr_be_i8I寫數(shù)據(jù)字節(jié)使能wr_data_i32I寫數(shù)據(jù)wr_busy1O忙碌busyrd_be_i8I讀字節(jié)使能rd_addr_i32I讀地址rd_data32O讀數(shù)據(jù)控制器內(nèi)實(shí)例化了4個(gè)分立的目標(biāo)空間，每個(gè)空間由一個(gè)2KB的存儲(chǔ)器模塊組成，用獨(dú)立的基地址寄存器（BAR）來代表。當(dāng)收到req_pl置1后，將pl_busy拉高，通知接收機(jī)自己處于發(fā)送數(shù)據(jù)狀態(tài)?？梢栽陂_始傳輸后的任意時(shí)間斷言。S_axis_tx_tdata64O發(fā)送的數(shù)據(jù)S_axis_tkeep8O傳輸數(shù)據(jù)選通，決定所給定拍子數(shù)據(jù)有效字節(jié)。sop只拉高一個(gè)時(shí)鐘周期后，接收機(jī)中的狀態(tài)機(jī)就會(huì)工作。）。跳轉(zhuǎn)至狀態(tài)4。判斷valid是都為高，否則等待，如果valid為高，則將ready信號(hào)拉低，并通知PIO_TX_ENGINE模塊發(fā)送數(shù)據(jù)，在數(shù)據(jù)發(fā)送完成之前都保持等待狀態(tài)，當(dāng)接收到數(shù)據(jù)發(fā)送完成標(biāo)志后，再次準(zhǔn)備接收下一個(gè)事務(wù)請(qǐng)求。如果要繼續(xù)進(jìn)行存儲(chǔ)器或I/O的讀事務(wù)，模塊需要等到pl_done_i被拉高后，busy也被拉低，這樣才會(huì)繼續(xù)接收下一個(gè)TLP。m_axis_rx_tdata64I接收的數(shù)據(jù)m_axis_rx_tkeep8I接收數(shù)據(jù)選通決定接收數(shù)據(jù)的有效字節(jié)。 圖41 example_design系統(tǒng)模塊圖 子模塊設(shè)計(jì) PIO（可編程輸入/輸出）模塊信號(hào)連接 圖42 PIO信號(hào)連接圖 上圖展示了PIO模塊與PIO_TO_CTRL模塊信號(hào)連接。 Disable TX ASPM L0s：防止設(shè)備進(jìn)入L0s狀態(tài)。（2） 鏈路層高級(jí)設(shè)置Override ACK/NAK Latency Timer ：選擇該復(fù)選框時(shí)，用戶會(huì)取代設(shè)備中ACK/NAK等待時(shí)間定時(shí)器的值。PCI configuratio