【正文】 高電平；當輸入端A為高電平時，Tl發(fā)射結不通，D、T2導通，F(xiàn)2輸出低電平。（1）（2）解 （1）（a）所示，（a）（2）（b）所示，（b）48第2章習題及答案 什么是邏輯門電路？基本門電路是指哪幾種邏輯門？解：能夠實現(xiàn)基本和常用邏輯關系具體器件構成的電子線路，稱為邏輯門電路。解：（1）（2）（3）（4） ，并寫出邏輯表達式。（1）3E （2）7D8 （3）解：（1）（3E）H=（62）D=（111110）B（2）（7D8）H=（2008）D=（11111011000）B（3）（）H=（）D=（）B、。、十六進制數(shù)、8421BCD碼來表示。（b）。將F=1的與項相或即得F的邏輯表達式。（2）（3）（4）解（1）（a）所示，得（a）（2）（b）所示，得 （b）（3）（c）所示，得（c）（4）（d）和（e）所示。COMS門電路是由互補MOS管組成的單極型集成電路。TTL與非門的輸入端接地、輸入電壓均低于其關門電平UOFF（~1V），因此門的輸出電壓均高于其輸出高電平的最小值UOH（min），都屬于高電平，所以以上三種輸入的接法均屬于邏輯0輸入。該電路實現(xiàn)反相器功能。當輸入端通過10KΩ的電阻接地時，由于MOS管導通時沒有柵源電流，僅管外接電阻遠大于其內(nèi)阻，也會在外接電阻上產(chǎn)生壓降，所以此種輸入的接法也屬于邏輯0輸入。（d）兩個漏極開路與非門，分別輸出1和0，由于其中一個門輸出為0，即輸出與地短接，兩個漏極開路與非門并聯(lián)，所以F4輸出為低電平。（2）EN信號在同一時刻只能有一個為有效信號，不能同時有兩個或兩個以上有效，如果出現(xiàn)兩個或兩個以上有效，可能會造成數(shù)據(jù)傳輸錯誤。解：（1）； 實際上這是個邏輯或。寫出F對A，B的邏輯表達式，用與非門實現(xiàn)該邏輯電路。解：設A、B、C分別代表參加表決的邏輯變量，F(xiàn)為表決結果。違反這一操作規(guī)程，則報警電路發(fā)出報警信號。 ，用74LS138設計該譯碼器。設合格為1，不合格為0；A，B，C為輸入變量，F(xiàn)為輸出變量，得真值表。 解：只需將8421碼加上0011即可。 ，請問和端的波形圖是否正確？解：正確。 ，請畫出相應的和端波形。畫出Q，端的波形。 ，請畫出、端波形。 解：。已知初始狀態(tài)Q＝0，試畫出Q端的波形。解：（1）列方程： （2）列狀態(tài)表： 0010010010011110（3）畫狀態(tài)圖：00—10—01—00(4) 結論：該電路為三進制減法計數(shù)器。解：（1）列方程： （2）列狀態(tài)表：0001011010011100 ，列狀態(tài)表。解：。解：電路為CMOS積分型單穩(wěn)態(tài)觸發(fā)器。，各有何特點？解：可以分為不可重復觸發(fā)單穩(wěn)態(tài)觸發(fā)器和可重復觸發(fā)單穩(wěn)態(tài)觸發(fā)器。如果5腳外接控制電壓UIC，則比較器CC2的參考電壓分別為UIC和，比較器CC2的輸出作為基本RS觸發(fā)器的觸發(fā)信號。解：，兩個555定時器均構成多諧振蕩器，只要調(diào)節(jié)元件RR2使第一個振蕩器的振蕩頻率為2HZ，再調(diào)節(jié)RR4使第二個振蕩器的振蕩頻率為1KHZ，把第一個低頻振蕩器的輸出端接到第二個高頻振蕩器的復位端，那么當振蕩器I的輸出為高電平時，振蕩器II就會輸出振蕩波形，從而使揚聲器發(fā)聲；反之，振蕩器II就停止振蕩。發(fā)光二極管亮的時間為電源對電容C的充電時間，tw= RC㏑3＝。在日常沒有入侵者時，細銅絲將m、n端接通，即555定時器的復位端4腳接地，定時器被直接復位，所以沒有信號輸出，揚聲器不出聲。（1）試求輸出電壓的范圍。 已知輸入模擬電壓，參考電壓，如果選用8位逐次逼近型A/D轉換器，對應的數(shù)字量輸出為多少？如果選用10位的逐次逼近型A/D轉換器，對應的數(shù)字量輸出為多少？解：根據(jù)逐次逼近型A/D轉換器的工作過程知，是與內(nèi)部的DAC進行比較，而DAC的輸入與最后的數(shù)字量輸出相關，因此，可以根據(jù)找與最接近的數(shù)字量來計算輸出。解：ROM出廠時其內(nèi)部的信息就已經(jīng)固化了，它在使用時只能讀出，不能寫入，通常用來存放固定數(shù)據(jù)。隨機存取存儲器RAM是一種既可以讀又可以寫的存儲器，這種存儲器斷電后，數(shù)據(jù)將全部丟失，用于存放一些臨時性的數(shù)據(jù)或中間結果。解：需要四片RAM進行字擴展。PLA可以實現(xiàn)邏輯函數(shù)的最簡與或表達式，利用率比PROM高。解：CPLD沿用了GAL的陣列結構，其編程一般采用在系統(tǒng)編程技術。適合于完成時序邏輯電路，如高速相關運算、高速FFT運算、做ASIC的先期驗證等。具體特點比較如下表所示：CPLDFPGA集成度高。GAL輸出電路采用邏輯宏單元結構，用戶可根據(jù)需要自行組態(tài)，功能強，使用更靈活。解：PLD按集成度分為低密度可編程邏輯器件和高密度可編程邏輯器件。解：存儲容量為4K8位。EPROM可實現(xiàn)多次編程，采用紫外線擦除方式。若n=10，所對應的則輸出的數(shù)字量為1111101001。當輸入全為1時，輸出電壓最大。第7章習題及答案 簡述D/A轉換的概念及其基本原理。當入侵者闖入時銅絲將被碰斷，揚聲器即發(fā)出報警聲。解：由圖可知，電路是用二極管DD2的單向導電性把電容器C充放電回路分開，并接一電位器RP，利用其調(diào)節(jié)作用，使該多諧振蕩器的占空比可調(diào)。，并分析其工作原理。觸發(fā)脈沖到來即uI為低電平時，G1截止，uO1隨之跳變到高電平。 。 。設各觸發(fā)器初始狀態(tài)為0。解：（1）列方程： （2）列狀態(tài)表： 0001011010101101 。設各觸發(fā)器初始狀態(tài)為0。 。已知初始Q＝0，試畫出Q端的波形。解：。 ，請畫出、端波形。解：。 ，請畫出最后一片異或門輸出端F波形?？ㄖZ圖法：兩卡諾圈相交，無險象。（3）寫出F的表達式。依題意用兩片74 LS 。 解：（1）設開關A、B、C的狀態(tài)接通為1，斷開為0；F為輸出，發(fā)報警信號為1，不發(fā)報警信號為0。F=1表示通過