數(shù)字電子技術(shù)_第二章(完整版)
【正文】 第一套，晶體管 晶體管邏輯 （ TransistorTransistor Logic） IC 20 21 22 23 真值表和邏輯符號(hào) A 0 1 Y 1 0 電路結(jié)構(gòu)圖 輸入級(jí) 倒相級(jí) 輸出級(jí) 工作原理 設(shè) Vcc=5V, VIH = , VIL = , PN結(jié)的導(dǎo)通電壓為 。 A B C Y 當(dāng) C=1時(shí)， Y==AB 與門打開，與功能成立。 真值表 A B 0 0 0 1 1 0 1 1 Y 0 1 1 1 Y=A+B 5。 22二極管、三極管開關(guān)等效電路 二極管開關(guān)等效電路 三極管開關(guān)等效電路 6 開關(guān)閉合 當(dāng) VaVb時(shí)， D導(dǎo)通 開關(guān)斷開 當(dāng) Va≤ Vb時(shí) ,D截止 當(dāng) Vb為高電平 VIH時(shí)， T飽和 當(dāng) Vb為低電平 VIL時(shí)， T截止 開關(guān)閉合 開關(guān)斷開 一、 二極管開關(guān)等效電路（理想情況下） 二、 三極管開關(guān)等效電路 （理想情況下） NPN型 7 167。1 第 二章 邏輯門電路 167。 23 最簡(jiǎn)單的與、或、非門電路 二極管與門 二極管或門 三極管非門 其他門電路 8 一、 二極管與門 2. 工作原理 Da Db VY Va Vb 0 0 0 3v 3v 0 3v 3v 3. 真值表 （狀態(tài)表） 4. 輸出函數(shù)式 Y=A?B 5. 邏輯符號(hào) amp。 邏輯符號(hào) 截止 截止 截止 截止 導(dǎo)通 導(dǎo)通 導(dǎo)通 導(dǎo)通 Da Db VY Y AB ≥ 1 0 二、 二極管或門 12 ? 二極管或門同樣存在著輸出 電平的偏移問(wèn)題 13 VEE Vcc 3. 真值表 A 0 1 Y 1 0 Y = A 1 A Y 注： 為了保證在輸入低電平時(shí)三極 管可靠截止，常將電路接成上圖形式。 當(dāng) C=0時(shí)， Y==0 與門封鎖，與門不能工作。 1 A Y 2 .1V VA T1發(fā)射結(jié) VB1 T2 T4 T5 VY 導(dǎo)通 截止 導(dǎo)通 截止 導(dǎo)通 導(dǎo)通 截止 導(dǎo)通 ? T1集電結(jié) 截止 導(dǎo)通 T1 T2 T4 T5 R1 Y +VCC A VB1 一、 TTL非門 24 電路構(gòu)成： 輸入級(jí) 由 T R1和 D1組成。 倒置運(yùn)用的特點(diǎn)： 由于發(fā)射區(qū)參雜濃度大，集電區(qū)參雜濃度小，所以 T1管倒置運(yùn)用時(shí)，其放大倍數(shù)很小。IIL ? N1 N應(yīng)該確定為上述 N1和 N2的較小值 . N2是輸出高 電平時(shí)負(fù)載門的數(shù)目。R ≤ UIL（ max) （ 2） …… 此時(shí)，門間電流流向如圖， UOL UIL IIL 根據(jù)（ 1）、（ 2）式可確定門間連接電阻 R的數(shù)值。 三態(tài)邏輯門（ TSL） 總線 46 167。因此在 TTL門電路輸出端與電源之間接一電阻 Rx 返回 60 CMOS與 TTL接口 CMOS門的驅(qū)動(dòng)能力不適應(yīng) TTL門的要求 ，可 采 用 專 用 的CMOS—TTL 電平轉(zhuǎn)換器 當(dāng)用 CMOS驅(qū)動(dòng) TTL時(shí) 轉(zhuǎn)換器 返回 61 小 結(jié) 本章主要介紹了有關(guān)邏輯電路的基本概念和 TTL、ECL、 MOS等集成邏輯門 ? TTL電路輸入級(jí)采用多發(fā)射極晶體管 ， 輸出級(jí)采用推拉式結(jié)構(gòu) ， 所以工作速度較快 ， 帶負(fù)載能力較強(qiáng) ， 是目前使用最廣泛的一種集成邏輯門 。 ? ECL門是目前速度最高的一種非飽和型電路 。 48 NMOS門電路 ? NMOS與非門 工作管 串聯(lián) 負(fù)載管 工作原理： T1和 T2都導(dǎo)通，輸出低電平 當(dāng)輸出端有一個(gè)為低電平時(shí)， 與低電平相連的驅(qū)動(dòng)管就截止 ，輸出高電平 電路 “與非”邏輯功能： BAF ??注： 增加扇入 ， 只增加串聯(lián)驅(qū)動(dòng)管的個(gè)數(shù) ， 但扇入不宜過(guò)多 ， 一般不超過(guò) 3 1 1 通 通 0 當(dāng)兩個(gè)輸入端 A和 B均為高電平時(shí) 0 1 止 通 1 49 CMOS電路 ? CMOS反相器 PMOS NMOS 襯底與漏源間的 PN結(jié)始終處于反偏 ， NMOS管的襯底總是接到電路的 最低電位 ， PMOS管的襯底總是接到電路的 最高電位 柵極相連做輸入端 漏極相連做輸出端 電源電壓 VDD＞ VT1+|VT2|， VDD適用范圍較大可在 3～ 18V， VT1NMOS的開啟電壓 VT2PMOS的開啟電壓 工作原理： 輸入為低電平 VIL = 0V時(shí) VGS1＜ VT1 T1管截止； |VGS2| ＞ VT2 電路中電流近似為零 （ 忽略 T1的截止漏電流 ） ,VDD主要降落在 T1上 ， 輸出為高電平 VOH≈V DD T2導(dǎo)通 輸入為高電平 VIH = VDD時(shí) ，T1通 T2止 ， VDD主要降在 T2上 ，輸出為低電平 VOL≈ 0V。 1
畢業(yè)設(shè)計(jì)相關(guān)推薦
鄂ICP備17016276號(hào)-1