eda數(shù)字時(shí)鐘實(shí)驗(yàn)報(bào)告(完整版)
【正文】 部結(jié)構(gòu)如下圖。 每個(gè) 7485 按要求把控制端口接 1 和 0，然后利用他們 分別比較 小時(shí)與分鐘的二進(jìn)制數(shù)值。實(shí)驗(yàn)的難度循序漸進(jìn)。 應(yīng)收集的資 料 1.《 EDA與數(shù)字系統(tǒng)設(shè)計(jì)》李國麗 朱維勇 欒銘主編 2.《數(shù)字電子技術(shù)基礎(chǔ)》 閻石 主編 設(shè) 計(jì) 進(jìn) 度 計(jì) 劃 講課： EDA簡介 實(shí)驗(yàn)一： Max+Plus2使用練習(xí)，完成一個(gè)簡單門電路的圖形設(shè)計(jì)輸入、編譯、仿真、管腳分配、下載。（ 12 學(xué)時(shí)） 設(shè)計(jì)考核驗(yàn)收，寫課程設(shè)計(jì)報(bào)告。 （ 8 學(xué)時(shí)） 實(shí)驗(yàn)三：完成以上實(shí)驗(yàn)的 Verilog HDL 設(shè)計(jì)輸入 。 通過這次實(shí)驗(yàn)，我了解了一般數(shù)字時(shí)鐘的構(gòu)成 原理。 19 如上圖，鬧鈴與整點(diǎn)報(bào)時(shí)共用一個(gè)蜂鳴器。而下面四個(gè) b1,b2,b3,b4 信號(hào)由于 SET 通過非門后，變?yōu)?0，所以不接受。 停止按鍵 ,計(jì)數(shù)器保持。 16 鬧鈴模塊有四個(gè)部分 : 定時(shí)和儲(chǔ)存模塊 , 鬧鈴顯示和時(shí)鐘顯示切換模塊 , 鬧鈴與時(shí)鐘數(shù)值比較模塊 , 鬧鈴輸出到蜂鳴器模塊 。 封裝后如下 進(jìn)制 計(jì)數(shù)器 24 進(jìn)制的組合電路和 60 進(jìn)制差不多，由于小時(shí)前面沒有進(jìn)位了，所以少了個(gè)進(jìn)位輸出。這樣我們只需設(shè)計(jì)模 60和模 24 兩種計(jì)數(shù)器即可。 二．各模塊設(shè)計(jì) 原理 掃描時(shí)鐘 CLK在某一周期內(nèi)， 38 譯碼器輸入掃描信號(hào) SEL2 SEL1 SEL0，譯碼器輸出位控信號(hào) MS8MS1，控制八位顯示器開關(guān)管。 內(nèi)容： 7 實(shí)驗(yàn)二 題目： 圖形 設(shè)計(jì)輸入 38譯碼器 內(nèi)容： 38譯碼器 。 6 實(shí)驗(yàn)二 8 實(shí)驗(yàn)四 20 參考文獻(xiàn) 22 3 中文摘要 本文是基于 Altera 公司出品 MAX+Plus2 軟件以及相應(yīng)的 ALTERA FLEX EPF10K10LC844 實(shí)驗(yàn) 平臺(tái)完成的數(shù)字時(shí)鐘實(shí)驗(yàn)，使我們清楚地了解到我們身邊的數(shù)字時(shí)鐘的功能是怎樣實(shí)現(xiàn)的。 8 實(shí)驗(yàn)三 題目： 同步十進(jìn)制加法計(jì)數(shù)器 內(nèi)容：用 74161實(shí)現(xiàn)十進(jìn)制加法計(jì)數(shù)器。此時(shí)，只有一個(gè)顯示器點(diǎn)亮。秒向分進(jìn)位，分向時(shí)進(jìn)位，這樣把兩個(gè)模60 和一個(gè)模 24 計(jì)數(shù)器級(jí)聯(lián)就可以得到時(shí)鐘的計(jì)時(shí)電路。并且選擇了 3 個(gè)輸入的與非門來連接 74 160的 Q Q0 輸出端和 74161 的 Q5 輸出端。 組成 鬧鐘有一個(gè)存儲(chǔ)電路（由兩個(gè)計(jì)數(shù)器組成），計(jì)數(shù)器由兩個(gè)開關(guān)控制，用來對(duì)鬧鐘的分鐘和時(shí)鐘設(shè)定，當(dāng)開關(guān)都打到不送脈沖的狀態(tài)，兩個(gè)計(jì)數(shù)器都保持，從而達(dá)到存儲(chǔ)的目的。 17 封裝后的電路圖如上。然后 a1,a2,a3,a4再經(jīng)過四個(gè)或門輸出。 三．管腳分布 20 四 ．討論與心得 本次 實(shí)驗(yàn)課程共六天時(shí)間。并且學(xué)會(huì)與同學(xué)共同發(fā)現(xiàn)問題，討論問題，解決問題。（ 4 學(xué)時(shí)） 實(shí)
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