課程設(shè)計---4位二進(jìn)制全加器全減器-其他專業(yè)(完整版)
【正文】 0 1 0 0 0 1 1 0 1 0 1 0 0 0 0 1 1 0 0 1 1 1 0 0 1 0 0 0 0 1 1 0 1 1 1 1 1 0 1 0 1 0 1 0 0 1 0 0 0 1 1 1 1 0 1 0 1 0 0 1 1 0 1 0 0 1 1 0 0 0 1 0 0 1 0 0 0 0 1 1 1 0 0 0 1 0 0 1 1 0 0 1 0 1 ... ... ... ... ... ... ... ... ... ... ... ... ... ... 所以總的邏輯電路圖如下 總的真值表：即將全加器真值表和全減器真值表合成而得，此處省略。 architecture a of hadd_v is signal temp: std_logic_vector(1 downto 0)。 編譯通過 第二步：建一 VHD 程序，全加器。 begin temp=(39。 第三步：建一 VHD 程序。 END COMPONENT。 end add4_v。 結(jié)語 通過我們小組成員的共同努力，完成了由 74LS283 構(gòu) 成的 4 位二進(jìn)制全加器的電路硬件設(shè)計和 Verilog HDL 軟件仿真，最終我們的設(shè)計成果較好地完成了設(shè)計要求，同時我們也在本次設(shè)計過程中進(jìn)一步掌握了組合邏輯電路的相關(guān)知識以及進(jìn)一步熟悉 Verilog HDL 語言的應(yīng)用。 h2: fadd_v port map (a=A(2),b=B(2),ci=N2,s=S(2),co=N3)。 use 。 s,c : OUT STD_LOGIC)。 s=temp(0)。 entity fadd_v is port(a,b,ci :in std_logic。A)+B。 use 。所以 XY=X +（ Y） = X +（ Y’ +1） 即全減器可以通過全加器來實(shí)現(xiàn)。 圖 1 1）全加器 全加器是針對多于一位的操作數(shù)相加，必須提供位與位之間的進(jìn)位而設(shè)計的一種加法器，具有 廣泛而重要的應(yīng)用。例如：為了節(jié)省資源，減法器和硬件乘法器都可由加法器 來構(gòu)成。但寬位加法器的設(shè)計是很耗費(fèi)資源的，因此在實(shí)際的設(shè)計和相關(guān)系統(tǒng)的開發(fā)中需要注意資源的利用率和進(jìn)位速度等兩方面問題。其除有加數(shù)位 X 和 Y，還有來自低位的進(jìn)位輸入 CIN，和輸出 S（全加和）與 COUT（送給高位的進(jìn)位），滿足下面等式： C I NYC I NXYXC OUTC I NYXC I NYXNCIYXNCIYXC I NY
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