【正文】 VHDL 在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原11 有的非標(biāo)準(zhǔn)硬件，是語(yǔ)言。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 VHDL 對(duì)設(shè)計(jì) 的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。在 Max+plusⅡ上可以完成設(shè)計(jì)輸入、元件適配、時(shí)序仿真和功能仿真、編程下載整個(gè)流程，它提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，是設(shè)計(jì)者能方便地進(jìn) 行設(shè)計(jì)輸入、快速處理和器件編程。 Max+plusⅡ的功能簡(jiǎn)介 原理圖輸入 （ Graphic Editor） MAX+PLUSII 軟件具有圖形輸入能力 ,用戶可以方便的使用圖形編輯器輸入電路圖 ,圖中的元器件可以調(diào)用元件庫(kù)中元器件 ,除調(diào)用庫(kù)中的元件以外 ,還可以調(diào)用該軟件中的符號(hào)功能形成的功能塊。一旦選擇該菜單，在編譯窗口將顯示出醫(yī)生，用鼠標(biāo)點(diǎn)擊醫(yī)生，該醫(yī)生可以告訴你程序文件的健康情況。此時(shí)，電路應(yīng)具備自鎖功能，使其他組的搶答的開關(guān)不起作用了。 根據(jù)以上的分析，我們可將整個(gè)系統(tǒng)分為三個(gè)主要模塊：搶答鑒別模塊QDJB；搶答計(jì)時(shí)模塊 JSQ；搶答計(jì)分模塊 JFQ。完成第一輪的搶答，主持人清零，接著重新開始。 20 圖 計(jì)時(shí)電路模塊 譯碼電路模塊 、靜態(tài)譯碼模塊： 靜態(tài)譯碼模塊的作用即時(shí)是顯示搶 答的組別和將每個(gè)組別的分?jǐn)?shù)的顯示在顯示器上。 21 圖 動(dòng)態(tài)譯碼原理圖 另外，顯示字符由變化的時(shí)，可以在延時(shí)到達(dá)后送一個(gè)低電平讓 LED 數(shù)碼管先短暫熄滅，在顯示下一個(gè)字符，可以使得在視覺上的字符的變化更清晰。 A， B， C，D4 組計(jì)分值分別由 AA[2..0]， BB[2..0]， CC[2..0]， DD[2..0]表示?？紤]到 FPGA/CPLD 的可用接口及一般 EDA 實(shí)驗(yàn)開發(fā)系統(tǒng)提供的輸出顯示資源的限制，這里我們將組別顯示和計(jì)時(shí)顯示的譯碼器內(nèi)設(shè)，而將各組的計(jì)分顯示的譯碼器外接。經(jīng)典實(shí)例 可以通過(guò) LED 顯示器顯示搶答成功的組別和各組的得分情況。當(dāng)對(duì)時(shí)鐘信號(hào) CLK 每掃描了 2 的 15 次方時(shí)， shift從 0001 開始到 1000 移位；當(dāng) shift 為 1 時(shí)，輸出 din1， shift 為 2 時(shí)，輸出din2，當(dāng) shift 為 4 時(shí)，輸出 din3，當(dāng) shift 為 8 時(shí)，輸出 din4。我們通過(guò)設(shè)置 A,B,C,D 的電平的高低來(lái)仿真，高電平表示搶答成功。 根據(jù)人眼視覺暫留原理， LED 數(shù)碼管每秒的導(dǎo)通 16 次以上，人眼就無(wú)法分辨 LED 數(shù)碼管短暫的不亮，認(rèn)為是一直點(diǎn)亮的。 19 計(jì)分電路模塊 計(jì)分模塊是有加分系統(tǒng)，計(jì)分系統(tǒng)和復(fù)位系統(tǒng)組成的， ADD 為加分按鈕，運(yùn)行模塊是首先設(shè)定周期脈沖，定時(shí)加 1，由搶答鑒別模塊 輸出的 STATES 給 CHOS決定了哪組的計(jì)分。系統(tǒng)的輸出信號(hào)有： 4 個(gè)組搶答成功與否的指示燈控制信號(hào)輸出口 LEDA,LEDB,LEDC,LEDD,4 個(gè)組搶答時(shí)的計(jì)時(shí)數(shù)碼顯示控制信號(hào)若干，搶答成功組別顯示的控制信號(hào)若干，各組計(jì)分動(dòng)態(tài)顯示的控制信號(hào)若干。 根據(jù)系統(tǒng)的要求，系統(tǒng)可以分為 3 個(gè)主要的模塊：搶答鑒別模塊，搶答計(jì)分模塊，搶答計(jì)時(shí)模塊。本設(shè)計(jì)的具體要求是： 運(yùn)用 VHDL 語(yǔ)言利用 FPGA 芯片設(shè)計(jì) 4 路搶答器，可同時(shí)進(jìn)行 4 路搶答，有總控制鍵，當(dāng)允許開始答題時(shí) 4 路搶答按鍵有效，否則 每個(gè) 搶答按鍵被鎖 定，最先搶到答題者該路有喇叭發(fā)聲和 LED 閃爍，需在 20 秒倒計(jì)時(shí)內(nèi)完成答題，答題結(jié)束或未按時(shí)間答完題，總開關(guān)均復(fù)位；有答題時(shí)，其余各路搶答按鍵信號(hào)無(wú)效。 管腳（底層）編輯窗口 (Floorplan Editor) 該窗口用于將已設(shè)計(jì)好邏輯電路的輸入輸出節(jié)點(diǎn)賦予實(shí)際芯片的引腳 ,通過(guò)鼠標(biāo)的拖拉，方便的定義管腳的功能。 豐富的設(shè)計(jì)庫(kù) Max+plusⅡ提供豐富的庫(kù)單元供設(shè)計(jì)者調(diào)用，其中包括 74 系列的全部器件和多種特殊的邏輯功能（ MacroFunction）以及新型的參數(shù)化的兆功能（ MageFunction）。 為了便于程序的閱讀和調(diào)試，書寫和輸入程序時(shí)，使用層次需哦進(jìn)格式，同一層次的對(duì)齊，低層次的比高層次的縮進(jìn)兩個(gè)字符。 VHDL 豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。 VHDL 的優(yōu)點(diǎn) VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。 VHDL 語(yǔ)言的概述 [8][12] VHDL 的簡(jiǎn)介 VHDL 的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language。 FPGA 有多種配置模式：并行主模式為一片 FPGA 加一片 EPROM的方式；主從模式可以支持一片 PROM編程多片 FPGA；串行模式可以采用串行 PROM編程 FPGA；外設(shè)模式可以將 FPGA 作為微處理器的外設(shè)，由微處理器對(duì)其編程。 FPGA 是由存放在片內(nèi) RAM 中的程序來(lái)設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的 RAM 進(jìn)行編程。幾乎所有應(yīng)用門陣列、 PLD 和中小規(guī)模通用數(shù)字集成電路的場(chǎng)合均可應(yīng)用 FPGA， FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。這三種可編程電路是：可編程邏輯塊 (Configurable Logic Block， CLB)、輸入 /輸出模塊 (I/O Block， IOB)和互連資源 (Interconnect Resource， IR)。 于 FPGA 實(shí)現(xiàn)的現(xiàn)代 DSP 系統(tǒng)：基于 SOPC（ a System on a Programmable Chip）技術(shù)、 EDA 技術(shù)與 FPGA 技術(shù)實(shí)現(xiàn)方式的現(xiàn) DSP 系統(tǒng)。 EDA 技術(shù)的特點(diǎn) 利用 EDA 技術(shù) (特指 IES/ASIC 自動(dòng)設(shè)計(jì)技術(shù) )進(jìn)行電子系統(tǒng)的設(shè)計(jì)，具有以下 幾個(gè)特點(diǎn)： 用軟件的方式設(shè)計(jì)硬件； 用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動(dòng)完成的； 設(shè)計(jì)過(guò)程中可用有關(guān)軟件進(jìn)行各種仿真； 系統(tǒng)可現(xiàn)場(chǎng)編程，在線升級(jí)； 整個(gè)系統(tǒng)可集成在一個(gè)芯片上，體積小、功耗低、可靠性高； .從以前的“組合設(shè)計(jì)”轉(zhuǎn)向真正的“自由設(shè)計(jì)”； 設(shè)計(jì)的移植性好，效率高； .非常適合分工設(shè)計(jì)，團(tuán)體協(xié)作。 20 世紀(jì) 80 年代的計(jì)算 機(jī)輔助工程設(shè)計(jì) CAE 階段 20 世紀(jì) 90 年代電子系統(tǒng)設(shè)計(jì)自動(dòng)化 EDA 階段 未來(lái)的 EDA 技術(shù)將向廣度和深度兩個(gè)方向發(fā)展， EDA 將會(huì)超越電子設(shè)計(jì)的范疇進(jìn)入其他領(lǐng)域，隨著基于 EDA 的 SOC(單片系統(tǒng) )設(shè)計(jì)技術(shù)的發(fā)展，軟硬核功能庫(kù)的建立，以及基于 VHDL 所謂自頂向下設(shè)計(jì)理念的確立，未來(lái)的電子系統(tǒng)的設(shè)計(jì)與規(guī)劃將不再是電子工程師們的專利。搶答器在生活中的應(yīng)用是越來(lái)越多了，所以開發(fā)出更好，更有效率，性價(jià)比更高的搶答器越來(lái)越有必要。搶答器一般是由很多電路組成的，線路復(fù)雜，可靠性不高，功能也比較簡(jiǎn)單，特別是當(dāng)搶答路數(shù)很多時(shí)，實(shí)現(xiàn)起來(lái)就更為困難。因此我 們?cè)O(shè)計(jì)了以 FPGA 器件 的新型智能的搶答器，在保留了原始搶答器的基本功能的同時(shí)又增加一系列的實(shí)用功能并簡(jiǎn)化其結(jié)構(gòu)。 隨著我國(guó) 經(jīng)濟(jì)和文化事業(yè)的發(fā)展，在很多公開競(jìng)爭(zhēng)場(chǎng)合要求有公正的競(jìng)爭(zhēng)裁決，諸如證券、股票交易及各種智力競(jìng)賽等 ,因此出現(xiàn)了搶答器。有專家認(rèn)為， 21 世紀(jì)將是 EDA 技術(shù)快速發(fā)展的時(shí)期，并且 EDA 技術(shù)將是對(duì) 21 世紀(jì)產(chǎn)生重大影響的十大技術(shù)之一。因此， EDA 技術(shù)是現(xiàn)代電子設(shè)計(jì)的發(fā)展趨勢(shì) 。 基于 FPGA 實(shí)現(xiàn)的 SOC 片上系統(tǒng)：使用超大規(guī)模的 FPGA 實(shí)