【正文】 p and (not co8)and qc1)。 p=data_in and qc1 and(not iopen)and(not start)。 qd=qd1。如圖 狀態(tài)2，這是輸入第八位密碼錯誤，接著開鎖，從波形圖可以看出開門錯誤指示燈 hd 變?yōu)楦唠娖健Ｔ撦斎肽K VHDL 源程序見附錄 A7。 開門信號 OPEN 和控制器使能信號 en 通過一個與門后送入控制器，以確定開門動作實(shí)在鍵盤輸入有效的情況下進(jìn)行。 仿真 測試 波形 功能測試， 是直接對 VHDL、原理圖描述或其他描述形式的邏輯功能進(jìn)行測試模擬，以了解其實(shí)現(xiàn)的功能是否滿足設(shè)計要求的過程。En 是能裝置為高電平允許鍵入密碼。 圖 正確開門狀態(tài)仿真波形 圖 先鍵入錯誤密碼復(fù)位后再鍵入正確密碼仿真波形 （ 3） 3 次開門出錯。從波形圖可以看出，當(dāng)系統(tǒng)收到密碼信息時由于比較器給出 dep為電平，系統(tǒng)判斷密碼輸入錯誤，系統(tǒng)進(jìn)入預(yù)警狀態(tài) E（ qe 為高點(diǎn)平）。從波形圖可以看出。 仿真測試 仿真測試 主要對密碼鎖系統(tǒng)進(jìn)行功能測試 和邏輯測試。各消抖模塊與控制器工作在同一時鐘下。 編碼預(yù)置模塊 該模塊由編碼器、比較器、比較計數(shù)器和密碼預(yù)置構(gòu)成。 圖 控制器仿真波形 從圖 系統(tǒng)的詳細(xì)波形可以看出，當(dāng)?shù)谝粋€時間脈沖 clk 到來時待鎖狀態(tài) qa 變?yōu)? 貴州大學(xué)本科畢業(yè)論文（設(shè)計） 第 27 頁 高電平，按下上鎖鍵 setup 后馬上進(jìn)入上鎖狀態(tài) qb，接著按下復(fù)位鍵 start 進(jìn)入密碼輸入狀態(tài) qc，此時一次鍵入預(yù)置密碼 12345678，從數(shù)據(jù)輸入信號 data_in 可以看到?jīng)]輸入一位數(shù)字就有信號輸入，并且比較結(jié)果 dep 變?yōu)楦唠娖秸f明密碼輸入正確，當(dāng)計數(shù)器時鐘信號 p 計夠 8 個數(shù)字時，模 8 進(jìn)位信號 co8 和待啟動狀態(tài) qd 同時變?yōu)楦唠娖?，此時按下開門鍵 open 門打開，同時開啟指示燈 ld 變?yōu)楦唠娖?，系統(tǒng)進(jìn)入待鎖狀態(tài) qa，如圖 狀態(tài) 1。 qb=qb1。 en=qc1 or qd1 or qe1 or qf1。) then qa1=(not setup and qa1) or (iopen and (not data_in) and (not start) and qd1) or((not qa1)and(not qb1)and(not qc1)and(not qd1)and(not qe1)and(not qf1)and(not qg1))。 計數(shù)器脈沖信號 reset_p:out std_logic。控制器 VHDL 源程序如下： library ieee。 圖 觸發(fā)器模塊的仿真波形 觸發(fā)器模塊的邏輯電路如圖 所示。因此需要一個模 3 計數(shù)器。 圖 比較計數(shù)器邏輯電路 密碼預(yù)置 電路模塊 本設(shè)計采用內(nèi)置密碼設(shè)置，修改密碼需重構(gòu)邏輯 。 比較器電路模塊仿真波形如圖 所示。 圖 編碼器電路模塊的仿真波形 通過 VHDL 源代碼很容易得邏輯電路圖如 所示。 鍵盤編碼 電路模塊 該電路模塊主要完成的是鍵盤的編碼。在待啟動狀態(tài)下，在接受信號以前如果按動復(fù)位鍵 START，則控制器將發(fā)出比較計數(shù)器清零信號 RESET_CNP 并回到輸入密碼狀態(tài)。至于 en使能信號，是用來控制數(shù)據(jù)輸入信號 DATA_IN、開門信號OPEN 輸入的，在本狀態(tài)皆應(yīng)無效且條件上鎖 SETUP 無關(guān)，是一種無條件輸出，因而標(biāo)在算法狀態(tài)框旁邊，并用箭頭↓表示無效。設(shè)計圖如圖 所示。同密碼比較計數(shù)器原理基本一樣。修改密碼 需重夠邏輯。因此只需要比較兩組數(shù)據(jù)是否相等，不需要知道誰大誰小，所以采用等值比較器。 圖 信號上升與下降沿都含有隨機(jī)干擾抖動信號 圖 所示電路有 2 個上升沿 D 觸發(fā)器和一個 2 輸入與門構(gòu)成。當(dāng)有按鍵時，行線 和列線信號將相應(yīng)有所改變，據(jù)此，可對此類信號 貴州大學(xué)本科畢業(yè)論文（設(shè)計） 第 10 頁 進(jìn)行編碼，達(dá)到識別的目的。將分受控電路和控制電路兩部分描述。當(dāng)密碼系統(tǒng)在按下開鎖鍵 OPEN 前收到第 9 個時鐘信號時，應(yīng)裝入預(yù)警狀態(tài)，等待按下開鎖鍵 OPEN 后發(fā)出錯誤信號 HD。 32 選 4 數(shù)據(jù)選擇器的 3 位地址碼用一個模 8 計數(shù)器控制。 方案論證 串行開發(fā)所需硬件資源少，本設(shè)計采用串行開發(fā)方案。 達(dá)到錯誤次數(shù)報警。例如， Altera 公司的 MAX7000S（ 5V）、MAX7000A（ ）和 MAX7000B（ ）系列， Xilinx 公司的 XC9500 系列以及 Lattice公司的 CPLD 器件等。 早期的 CPLD 大多采用 EPROM 編程技術(shù)，其編程過程與簡單 PLD 一樣，每次編程需要在專用或通過設(shè)備上運(yùn)行?？梢酝ㄟ^選擇 Start Compiler 來運(yùn)行所有的編譯器模塊，也可以通過選擇 Start 單獨(dú)運(yùn)行各個模塊。 Altera 的 QuartusII 提供了完整的多平臺設(shè)計環(huán)境，能滿足各種特定設(shè)計的需要，也是單芯片可編程系統(tǒng)（ SOPC）設(shè)計的綜合性環(huán)境和 SOPC 開發(fā)的基本設(shè)計工具，并為Altera DSP 開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計提供了集成綜合環(huán)境 。系統(tǒng)允許錯誤開門 2 次，當(dāng)?shù)?3 次錯誤開門將報警。 3） 開鎖。而電子密碼鎖無論在技術(shù)上還是性能上都優(yōu)于機(jī)械密碼鎖。 設(shè)計意義 在日常生活中和工作中，住宅的安全 ,單位的文件 ,和一些個人資料的保存。而鎖自古以來就是把守門戶的鐵將軍 ,人們對它要求甚高 ,既要安全可靠地防盜 ,又要使用方便 ,這也是制鎖者長期以來研制的主題?？蓱?yīng)用于住宅、保險箱等需要防盜的場所，實(shí)用性較強(qiáng)。 特此聲明。要既能防盜又要實(shí)用方便。密碼由 8 位十進(jìn)制數(shù)組成，密碼多一位少一位都算錯誤，安全性有足夠保障。然后簡述相關(guān)領(lǐng)域的發(fā)展。隨著物質(zhì)財富的積累和科學(xué)技術(shù)的發(fā)展 ,人們對鎖的要求越來越高。 人們對安全的重視和科學(xué)技術(shù)的發(fā)展 ,許多電子智能鎖如，指紋識別、 IC 識別等已經(jīng)出現(xiàn)在國內(nèi)外。 III 按下開鎖鍵 OPEN，若密碼正確，鎖被打開（用綠燈 LD 點(diǎn)亮表示）；若密碼不正確，鎖不被打開（綠燈 LD 不亮）不 提示錯誤（用紅燈 HD 表示）。 貴州大學(xué)本科畢業(yè)論文（設(shè)計） 第 3 頁 相關(guān)領(lǐng)域 概述 本節(jié)將對電子密碼鎖的開發(fā)環(huán)境 Quartus II和最后的實(shí)現(xiàn)環(huán)境 CPLD進(jìn)行簡要介紹。同樣， Quartus II 具有仿真功能，同時也支持第三方仿真工具，如ModelSim。 Quartus II 編譯器支持的硬件描述語言有 VHDL、 Verilog 和 AHDL。這種編程不需要使用專用的編程器，因為已將 原來屬于編 程器的編程電路和升壓電路集成在 ISP 器件內(nèi)部。 開發(fā)方案 開發(fā)方案有串行開發(fā)方案和并行開發(fā)方案下面分別介紹 并行開發(fā)方案 并行開發(fā)方案，密碼采用并行輸入方式。多撥 、 少撥均視為錯誤。 數(shù)字鎖的密碼采用 3x4 鍵盤輸入， 由于 3x4 鍵盤輸出為行線 /列線信號，所以首先經(jīng)編碼器編碼（圖中 kr,kc 為總線信號）將行線 /列線信號變?yōu)橄鄳?yīng) 0～ 9 的 8421BCD 碼并與原存儲于系統(tǒng)中的密碼相比較，因而需要有一個 4 位等值比較器，并將比較結(jié)果 DEP反饋給控制器。必須在每個開關(guān)后面安排一個消抖同步模塊，以保證系統(tǒng)能真確捕捉到輸入脈沖。LD 和 HD 由觸發(fā)器控制。根據(jù)需要，鍵盤布局如圖 所示。如果信號不加以處理就可能會導(dǎo)致錯誤的信號識別。輸入信號以移位串行方式向前傳遞。 圖 密碼驗證 密碼比較計數(shù)器電路模塊 本設(shè)計采用串行輸入，所以還得有計數(shù)器，用于判斷 密碼比較到第幾個數(shù)字和密碼是否輸入完畢 。 q[i]接收由密碼比較計數(shù)器發(fā)來的信號用于判斷比較第幾位密碼。設(shè)計如圖 所示?？刂破髂K工作狀態(tài)流程圖（簡稱 ASM 圖）如圖 所示。 （ 3） 輸入密碼狀態(tài) C 進(jìn)入此狀態(tài)時， en 使能信號變?yōu)橛行г试S輸入密碼數(shù)字 0~9 或按下開鎖鍵 OPEN，故而在狀態(tài)框旁邊標(biāo)有 en↑。 貴州大學(xué)本科畢業(yè)論文（設(shè)計） 第 16 頁 （ 6） 錯誤狀態(tài) F 在此狀態(tài)，每亮一次紅燈 HD，計數(shù) 加 1，按復(fù)位鍵 SATRA 返回到密碼輸入狀態(tài) C。從波形圖可以看出， en 是使能端，高電平有效，它由控制器的輸出控制。 消抖電路模塊仿真波形如圖 所示。 圖 比較器邏輯電路 比較計數(shù)器 因為是串行輸入，密碼比較還需要一個計數(shù)器器。 VHDL 源程序 見附錄 A4。從波形圖可以看出，當(dāng)復(fù)位信號clr 為低電平時，時鐘脈沖輸入 clk 在上升沿有效，輸出端 q[1..0]進(jìn)行 1 進(jìn)制計數(shù)，并且當(dāng)計數(shù)到 3 個數(shù)時，進(jìn)位信號 co3 轉(zhuǎn)為高電平，表明 錯誤次數(shù)達(dá)到上限，開始報警。根據(jù) 工作流程圖 ,可得出如圖 狀態(tài)圖。 entity kong_zhi_qi is port(clk,setup,start,isetup,iopen,data_in,co8,co3,dep:in std_logic。 控制器狀態(tài)信號，用于測試 貴州大學(xué)本科畢業(yè)論文（設(shè)計） 第 25 頁 end kong_zhi_qi。 輸入密碼狀態(tài) C qd1=((not iopen) and(not start)and data_in and dep and co8 and qc1)or((not data_in)and (not start)and (not iopen)and qd1)。 hd=(iopen and qc1)or(iopen and qe1 and(not start))。 qe=qe1。復(fù)位后再次鍵入正確密碼，開門正確，如圖 狀態(tài) 3。 編碼預(yù)置模塊原理圖如圖 所示。 其他個輸入、輸出端按系統(tǒng) AMS 圖進(jìn)行鏈接。仿真波形不涉及任何具體器件的硬件特性。在 C 狀態(tài)，每 收到一位密碼 ，發(fā)出一次 p 計數(shù)，當(dāng)正確比較脈沖 dep 為高電平時，繼續(xù) C 狀態(tài)。 按下列順序鍵入按鍵值：上鎖 → 復(fù)位 → 鍵入錯誤密碼 → 開門 → 復(fù)位 → 鍵入錯誤密碼→ 開門 → 復(fù)位 → 鍵入錯誤密碼 → 開門。仿真波形如圖 所示。仿真波形如圖 所示。 貴州大學(xué)本科畢業(yè)論文（設(shè)計） 第 31 頁 第五章 設(shè)計結(jié)果 本章將對完成的數(shù)字鎖結(jié)果進(jìn)行展示，主要有功能仿真 和 邏輯測試。 4x4 鍵盤上的每個輸入端首先通過消抖后進(jìn)入系統(tǒng)，編碼預(yù)置模塊出來的信號 dout也通過消抖電路后送入控制器。為減少系統(tǒng)圖形界面的復(fù)雜性，首先設(shè)計編碼預(yù)置模塊，然后再設(shè)計頂層文件。 控制器模塊仿真波形如圖 所示。 qa=qa1。 報警狀態(tài) G reset_p=(qb1 and start)or(qc1 and(not iopen)and start)or(qd1 and 貴州大學(xué)本科畢業(yè)論文（設(shè)計） 第 26 頁 (not data_in)and start)or(qe1 and start)or(qf1 and (not co3)and start)。139。 定義紅色信號燈 p:out std_logic。OPEN? START HD = OPEN?QC + OPEN?QE ?START LD = QD ? OPEN?DATA_IN ?START 在編寫源程序時采用 VHDL 的數(shù)據(jù)流描述方式，根據(jù)得出的各狀態(tài)方程編寫程序。 觸發(fā)器模塊仿真波形如圖 所示，在圖中 z1 為控制器端輸出的原始信號，將與其相反的 qb 信號加上非門為紅燈和綠燈的驅(qū)動信號。 貴州大學(xué)本科畢業(yè)論文（設(shè)計） 第 21 頁 圖 密碼預(yù)置邏輯電路 錯誤報警 電路模塊 當(dāng)開門錯誤達(dá)到 3 次時，報警器將鳴叫。 圖 比較計數(shù)器仿真波形 比較計數(shù)器邏輯電路圖如圖 所示。 VHDL 源程序鍵附錄 A2。 dout 信號經(jīng)消抖同步后送到控制器 data_in 輸入端。 受控電路 源程序與仿真 受控電路在控制器的控制下完成相應(yīng)的電路功能，在第三章我們完成了電路的功能設(shè)計，接下來將對各模塊進(jìn)行 VHDL 實(shí)現(xiàn)以及相應(yīng)功能的仿真測試，測試是否達(dá)到