課程設計論文-基于fpga的電子密碼鎖設計-文庫吧在線文庫
【正文】 圖 5 密碼鎖控制電路的仿真波形 從圖 5 可見 ， 其數字鍵輸入的響應控制過程如下 ： (1) 按下數字鍵 ， 第一個數字會在顯示器的最右端顯示 ， 隨后每按下一個新數字 顯示器上已經存在的數字整體會向左移一位 ， 并將以新的數字顯示出來 。該芯片是一種基于查找表結構的現場可編程邏輯器件，它的基本邏輯單元是可編程的查找表 ，能夠實現組合邏輯運算，并可用可編程寄存器實現時序邏輯運算 。 UEE 。039。039。 U1 DCFQ PORT MAP CLK＝ CLK CLRN＝ INV＿ D PRN＝ 。 D1＝ D0。 BEGIN RST＝ RR2。139。 END PROCESS。139。039。 END IF。 ELSIF ACC＝ 1000100010001000 THEN QA＝ 39。039。139。 NC＝ NC+1。 ACC＝ 0000000000000000 －－ CLEAR INPUT。 D＿ OUT＝ NOT D1 AND NOT D0。 PROCESS CLK BEGIN 武漢理工大學《專業(yè)課程設計 2》 說明書 14 IF CLK＇ EVENT AND CLK＝ 39。EVENT AND CLK＝ 39。039。 DATA_BCA: OUT STD_LOGIC _VECTOR (15 DOWNTO 0)。經過驗證 表明：本設計能夠實現電子密碼鎖 的全部功能。 (2) 更改密碼 ： 按下 55鍵 ， 輸入舊密碼 (設計中為 “0000”)， 再按 鍵 ， 即可解除舊密碼 。 對于鍵盤譯碼電路 ， 分為數字按鍵和功 能按鍵 ， 每一個按鍵可負責不同的功能 ， 而鍵盤所產生的輸出 (也就是掃描回復信號 ) 卻無法直接拿來用作密碼鎖控制電路的輸入 ， 所以必須由鍵盤譯碼電路來規(guī)劃每個按鍵的輸出形式 ， 以便執(zhí)行相應的動作。 時序產生電路用于產生電路中三種不同頻率的工作脈沖波形 ， 包括系統時鐘信號 、 彈跳消除取樣信號和鍵盤掃描信號 。 5） Close：關鎖鍵。 密碼鎖的硬件系統示意圖如圖 1 所示。因此，采用這種器件開發(fā)的數字系統， 其升級與改進極其方便。武漢理工大學《專業(yè)課程設計 2》 說明書 1 基于 FPGA 的電子密碼鎖設計 摘要 本設計 以現場可編程邏輯器件 (FPGA)為設計載體以硬件描述語言 (VHDL)為主要表達方式以 QuartusⅡ開發(fā)軟件給出了一種電子密碼鎖的設計方案同時闡述了電子密碼鎖的工作原理和軟硬件實現方法最后對該電子密碼鎖進行了時序仿真和硬件驗證 ， 實現了可編程的片上系統（ SOPC） 。 武漢理工大學《專業(yè)課程設計 2》 說明書 4 1系統功能 (1) 數碼輸入 ： 按下一個數字鍵 ， 其對應的數字就顯示在最右邊的數碼管上 ， 同時將先前輸入的所有數字向左移動一位 ， 設計密碼為 4 位系統只能顯示前 4 位輸入的數碼 。 圖 1 系統整體框圖 鍵盤輸入電路 鍵盤輸入主要用于輸入數據，由鍵盤掃描電路、消抖動電路、鍵盤譯碼器、按鍵數據緩存器和 4 4 矩陣式鍵盤等組成。 6） Back：刪除鍵，刪除（除功能鍵之外） 輸入的數字。 鍵盤電路可提供鍵盤掃描信號 。 【 4】 鍵盤存儲電路可將每次掃描產生的新按鍵數據存儲下來 ， 因此新數據可能會覆蓋前面的數據 ， 所以需要一個按鍵存儲電路 ， 以將整個鍵盤掃描完畢的結果記錄下來 。 接著輸入 4 位數字 ， 再
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