【正文】 ()( 64/14/066 llkXklNi?? (223)1/,)12()65 ?????Nlxl?這樣，如圖 所示，經過第二次的分解，一個 N/2 點的 DFT 就被拆分成為了兩個 N/4 點的DFT 了。所以，M 級運算總共需要的復數乘次數為 (224)C2log2)(??復數加次數為 (225)NA2l)(?而由前面的介紹，直接計算 N 點的 DFT 需要 次復數乘法以及 N(N1)次復數加法運算。239。序列 r(n)的 N 點 DFT 如下所示： (227) 1.,0)()(/)210 ????kenxakXNpnkjN N 點 IDFT 如下所示： 1.,0][1)(/20??nekaNnxNpj (228) DFT 直接計算的復雜性可以通過快速傅里葉變換(FFT)算法大大降低。 塊浮點結構保證了在 FFT 函數和整個轉換過程中數據位數的完整使用。四輸出(Quadoutput)指的是內部 FFT 蝶形處理器的吞吐量，這種引擎實現(xiàn)結構可以在一個單時鐘周期內計算所有四個基 4 蝶形復數輸出。1)流(Streaming)I/0 數據流結構流 I/O 數據流結構允許輸入數據連續(xù)處理，并輸出連續(xù)的復數據流，這個過程中不需要停止FFT 數據流進出。圖 FFT Streaming 數據流結構輸入流程控制時序在 streaming 數據流結構中，F(xiàn)FT 函數希望輸入端的輸人數據連續(xù)可用，因此，mastersink_ena 會一直保持高電平，除非系統(tǒng)復位，或 master_sink_dav 信號復位顯示輸人數據模塊完整，或由于 master _sink_sop 信號置高電平失敗，master_sink_ena 信號才復位。這種數據流結構的仿真結果如圖 所示。下一個輸入模塊的起點由 mastersinksop 脈沖確定。信號采樣部分會定時采樣數據并進行存儲；FFT 運算部分負責對采樣數據進行換算，并將換算后的數據存人雙口 RAM。在 Quartus II 主界面中，在 FFT 兆核函數向導中單擊“Step 1：Parameterize”打開 FFT 參數設置對話框，具體參數設置如下： (a)在 Parameters 選項卡設置 FFT 變換長度(Transform Length)為 512，數據精度(Data Precision)和旋轉因子精度(Twiddle Precision)為 8 位，如圖 所示。圖中的相位累加器由Ｎ位全加器和Ｎ位累加寄存器級聯(lián)而成，可對頻率控制字的二進制碼進行累加運算，是典型的反饋電路。DDS 具體工作過程如下：每來一個時鐘脈沖 clk，N 位全加器將頻率控制數據 M 與累加寄存器輸出的累加相位數據 N 相加，把相加后的結果送至累加寄存器的輸入端。（2）編寫代碼（3)建立 ROM 宏單元并命名為 ddsrom，設置數據個數為 4096，數據寬度為 10 位，初始化數據選擇 文件。最終通過 da 轉換使輸出成為正弦波。對于 5 個信號的時序驅動，對于 VGA 顯示器要嚴格遵循“VGA 工業(yè)標準” ，即 64048060Hz模式。顏色對應的編碼為：表 1 VGA 顏色編碼顏 色 黑 藍 紅 品 綠 青 黃 白G 0 0 0 0 1 1 1 1R 0 0 1 1 0 0 1 1B 0 1 0 1 0 1 0 1在設計完彩條信號發(fā)生器的基礎上很容易完成漢字/圖像的設計。 青色ELSIF hcount463 THENv_dat=X1c。ELSE v_dat=X00。 黃色ELSIF vcount214 THENh_dat=X1f。 藍色。下面將對個功能模塊進行簡單的介紹。但高電平與低電平跳變時的垂直線怎的顯示，在 RAM 數據讀取出來之后再加一級寄存器做個邊沿檢測電路（如圖 5. 14 所示，其中 XOR 為“異或”門） ，當 Din0（即 DO）的值產生變化時，在 mark 端即輸出高電平（Din0 發(fā)生變化后，在CLK 到來之前 Dout0 的值是保持不變的，兩不同值經“異或”門“異或”后即輸出“1” ） 。 邊沿檢測電路基于 FPGA 的 FFT 算法 實現(xiàn)第 23 頁 共 41 頁 vga 的仿真測試以上各功能模塊在 quartusⅡ軟件中的仿真結果如圖 。啟動 Quartus II 軟件中 MegaWizard PlugIn Manager 工具，并選擇 lpm_ram_dp，如圖 所示。安裝結束后需重新啟動計算機，Altera ByteBlaster II 下載線才能正常使用。(5)建立 LPM RAM DP 宏單元，命名為 sample_dpram，具體設置如下：①在 a number LPM_RAM_DP 向導的 page3 頁選擇 With one read port and one write port和 As one word 兩個選項；②在 page4 頁設置儲存器的數據個數為 512，數據寬度為 8 位；③在 page5 頁設置時鐘方式為“Dual clock：use separate‘read’ and ‘write’④在 page7 頁取消讀輸出端口寄存器項，即取消“Read output port(s)‘q”’，clocks；同時選中創(chuàng)建時鐘使能信號項Create one clock enable signal”⑤其他的按默認設置。MegaCore 不附帶在 Quartus II 軟件中，需要單獨向Altera 公司購買或申請試用版。④生成 FFR 模塊。在 Quartus II 主界面中，在 FFT 兆核函數向導中單擊“Step 1：Parameterize”打開 FFT 參數設置對話框，具體參數設置如下：(a)在 Parameters 選項卡設置 FFT 變換長度(Transform Length)為 512，數據精度(Data Precision)和旋轉因子精度(Twiddle Precision)為 8 位，如圖 所示。(8)建立 ALTSQRT 宏單元，命名為 sqrt，具體設置如下：選擇輸入數據寬度為 17 位，并選中“Yes，1 want an output latency of 8 clock cycles，后設置 8 級流水線，其他的參數按默認設置。ByteBlaster II 下載電纜安裝過程如下：①在 Quartus II 軟件的主界面中點擊 Hardware setup 進入圖 所示的 Hardware Set—up 對話框；②單擊 Add Hardware 按鈕進入圖 所示的 Add Hardware 對話框。查看方法如圖 所示，在設備管理器中查看。 圖 仿真結果圖 存儲單元設計在 FFT 處理單元中存儲器是必不可少的單元，蝶形運算數據的輸入輸出和中間結果的存儲都要經過存儲器,因此它們的頻繁讀寫操作對整個 FFT 處理速度影響較大。柵格和時間標線的顯示比較簡單，只要在顯示區(qū)域對應的位置（比如當 hcount 為 0、40 時）輸出柵格顏色數據就可以了，若要顯示虛線，則需將 vcount 值也做比較（比如當 vcount 為 5時顯示，vcount 為 0、4不顯示） 。這樣整個顯示器的顯示區(qū)域就劃分完波形顯示格式，其中屏幕的背景顏色為淺藍色，柵格線為黑色，波形為綠色間標線為紅色。END PROCESS。 紫色。END PROCESS。ELSIF hcount623 THENv_dat=Xe0。BEGINIF RISING_EDGE(vga_clk)THEN基于 FPGA 的 FFT 算法 實現(xiàn)第 21 頁 共 41 頁IF hcount223 THENv_dat=XFF。顯示控制器設計提示：顯示器的技術規(guī)格提供的行頻一般都滿足在 3045KHz（保守數據） ，場頻一般滿足在 5075Hz（保守數據） ，針對以上保守數據，我們以 30KHz 的行頻進行掃描時所需時鐘頻率為：30KHz800（行周期）=24MHz,則場頻為：30KHz247。常見的彩色顯示器，一般由 CRT（陰極射線管）構成，彩色是由 G、R、B（綠：Green，紅：Red，藍：Blue）三基色組成。將 dds_top. bdf 設置為頂層實體。調節(jié) M 可以2改變取樣的點數，從而改變頻率。正(余)弦查找表的數據存放在 ROM 中，內部存有一個周期的正弦波信號的數字幅度信息，每個查找表的地址對應于正弦波中 0176。④生成 FFT 模塊。MegaCore 不附帶在 Quartus II 軟件中，需要單獨向Altera 公司購買或申請試用版?；?FPGA 的 FFT 算法 實現(xiàn)第 13 頁 共 41 頁3 FFT 設計實現(xiàn) 總體結構設計設計的總體方框結構圖如圖 所示。在下一個時鐘周期，master—sink_sop 信號被復位，并以自然順序加載后面的 N1 個復輸數據樣點。 當 FFT 已經完成了輸入模塊的變換，并且從設備匯端(Slave Sink)將 master_source—dav 號置高電平（表示數據從設備接收器可以接收輸出數據模塊）時，F(xiàn)FT 將 master—source—ena 號置高電平，并且以自然順序輸出復數變換域數據模塊。作為回應，F(xiàn)FT 函數將 Masterink_ena 信號置為高電平，表明有能力接收這些輸人信哆。 圖 四輸出 F 訂引擎結構(2)單輸出 FFT 引擎結構在需要最小尺寸 FFT 函數的應用中，單輸出引擎最適合。為了在連續(xù)輸出模塊中產生統(tǒng)一的比例，必須用最終的指數對 FFT 函數輸出進行比例換算。每次通過 FFT 處理器都要完成 次運算。后 3 級類推。由此圖更加直觀地看出 FFT 算法的優(yōu)越性，從圖 35 可以明顯的看出，N 越大時，優(yōu)越性就越明顯。圖中用到關系式 。由前面的說明可以知道，計算一個 N/2 點 DFT 需要 次復數乘法和 N/2(N/21)次復數加法。設序列 x(n)的長度為 N，并且有以下的條件成立,M 為自然數 (24)2M?x1(r)和 x2(r)是 x(n)按 n 的奇偶性分解成的兩個 N/2 點的子序列，如下式所示， (25)1()xr0,12Nr???， (26)2)??,?基于 FPGA 的 FFT 算法 實現(xiàn)第 4 頁 共 41 頁那么 x(n)的 DFT 為 ()()()knknNNnXkxWx????? /21/21(21)00(krkrNr W??? (27)/21/21200()()NNkkrrrxx????由于 (28)222 2/jkrNjkrkr krNWeW??????所以 (29)/21/21/2/21200()()()()+()Nkr krkNNNr rXkxxX?????=0,1,…,N1 其中 X1(k)和 X2(k)分別為 x1(r)和 x2(r)的 N/2 點 DFT，即 (210) /211/210()()[()]NkrNrXkxWDFTxr??? (211)/212/220()()[()]krr?又由于 X1(k)和 X2(k)都是以 N/2 為周期，且 (212)2Nkk???所以 X(k)又可以表示為如下所示的表達式 (213)12()()kNXkWX??0,1? (214)2?2k??這樣一個 N 點的 DFT 就被拆分成為了兩個 N/2 點的 DFT。此外，旋轉因子 具有明顯的周期性和對稱性。從上面的說明中可以看出，N 點 DFT 的乘法和加法運算次數均與 成正2 2N比。而選擇內部嵌有多個乘法器內核的 FPGA 芯片就可以很輕易地消除這一嚴重的資源浪費現(xiàn)象?？删幊踢壿嬈骷试S設計人員利用并行處理技術實現(xiàn)高速信號處理算法，并且只需單個器件就能實現(xiàn)期望的性能。尤其是在要求較高的信號處理系統(tǒng)中，F(xiàn)FT 的處理速度往往是整個系統(tǒng)設計性能的關鍵。 而 FPGA 不使用操作系統(tǒng)，擁有真正的并行執(zhí)行和專注于每一項任務的確定性硬件，可減少穩(wěn)定性方面出現(xiàn)問題的可能。（3）成本：自定制 ASIC 設計的非經常性工程（NRE）費用遠遠超過基于 FPGA 的硬件解決方案所產生的費用。FPGA 技術的五大優(yōu)勢（1）性能：利用硬件并行的優(yōu)勢，F(xiàn)PGA 打破了順序執(zhí)行的模式，在每個時鐘周期內完成更多的處理任務，超越了數字信號處理器（DSP）的運算能力。主要對 quartus II 中的 ram，rom，fft，基本運算等宏模塊進行調用。FPGA 是直接由硬件實現(xiàn)的，其內部結構規(guī)則簡單，通?？梢匀菁{很多相同的運算單元，因此 FPGA 在作指定運算時，速度會遠遠高于通用的 DSP 芯片。 FFT。3 由此用戶就可在數小時內完成逐步的修改并