高級asic芯片綜合-文庫吧在線文庫
【正文】 –from from list to to list反斜杠“\”表示本行寫不完下一行繼續(xù)，而豎杠“|”字符表示“或”的關(guān)系。 1ASIC設(shè)計方法學(xué)隨著深亞微米半導(dǎo)體器件尺寸的縮小，傳統(tǒng)的設(shè)計方法變得越來越困難。因此，相對傳統(tǒng)的設(shè)計流程有了很大的改變。1. 結(jié)構(gòu)和電氣規(guī)范。8. 使用Formality工具對設(shè)計進行形式驗證，比較RTL和綜合后的網(wǎng)表。16. 把從全局布線后的設(shè)計中提取的估計時間數(shù)據(jù)反標給PrimeTime。圖11，說明了上面討論的典型ASIC設(shè)計流程。為了解決這個問題，開發(fā)出了硬件描述語言（HDL）。這種類別的代碼是用于描述設(shè)計的功能并能綜合生成網(wǎng)表。另外，這些工具也可以用于仿真映射后的門級設(shè)計。因此，為了減少在RTL級仿真和后面的綜合后的門級仿真的差別，在編RTL級源代碼時，通常時序模塊中加入延時信息。這些時序約束定義了相應(yīng)模塊的每個信號相對于時鐘輸入的關(guān)系?，F(xiàn)在大多數(shù)的設(shè)計中都會包含可測性設(shè)計（DFT）邏輯，用于芯片生產(chǎn)出來后的功能測試。這個技術(shù)是非常重要的，因為相對于那些沒有插入掃描鏈同樣的設(shè)計，它們具有不同的延遲時間。形式驗證和動態(tài)仿真的主要區(qū)別是前者通過比較兩個設(shè)計在結(jié)構(gòu)和功能上的等價性來驗證設(shè)計。為了消除這風(fēng)險，就可以在新的代碼和原來代碼之間做形式驗證。這就意味著原來傳給版圖工具的網(wǎng)表被修改了。另外，這個分析報告還包含其它一個有利于消除錯誤的信息，例如每條連線的扇出和負載電容。和綜合類似，靜態(tài)時序分析也是一個需要不斷反復(fù)的過程。就像前面解釋過的一樣，約束文件用于時序驅(qū)動的布局。前面也提到過，布局布線工具在完成單元布局以后把時鐘樹插入設(shè)計中。如果單元布局不夠合理，則全局布線就會花相對于單元布局時間更長的時間來完成。如果設(shè)計不滿足時序要求，在執(zhí)行下一次反復(fù)之前就要做布局布線的優(yōu)化。為了消除錯誤，可以通過修改錯誤周圍的門電路或者僅僅修改其中的一些金屬層。這種布局布線工具的一個好處就是不受無法越過設(shè)計層次的限制。最新版的DC集成了ECO編譯器。很多設(shè)計人員把ECO認為是ASIC設(shè)計流程中最后一步時，由工程需要而對網(wǎng)表的修改。這些延時信息反標給PrimeTime來做靜態(tài)時序分析，并且只有認為時序信息滿足要求以后，才允許繼續(xù)下一步驟。第9章對此介紹了一些傳統(tǒng)和非傳統(tǒng)的方法來完成這幾個步驟。設(shè)計這可以使用更傳統(tǒng)的時鐘布線方法，例如，使用魚骨結(jié)構(gòu)的時鐘樹，這樣可以減少總的延時和時鐘抖動。這一步可以有很多方法來完成。如果時序約束對所有的關(guān)鍵路徑都是可以接受的，那么就可以用PrimeTime或者是DC導(dǎo)出一個約束文件，把這個約束文件反標給前面的布局布線工具。PrimeTime是Synopsys公司的專門做靜態(tài)時序分析的工具，能夠在芯片級完成快速的靜態(tài)時序分析。相比而言，形勢驗證方法僅僅需要幾個小時來做相似的驗證。比較可以是RTL級代碼和RTL級代碼， 門級網(wǎng)表和RTL級代碼，或門級網(wǎng)表和門級網(wǎng)表。形式驗證利用數(shù)學(xué)方法來確定設(shè)計的功能，不需要工藝庫的支持，例如時序和物理效應(yīng)。不幸的是，Synopsys公司沒有提供具有此類功能的工具。這個概念可以從圖13來理解。綜合工具取代了手工綜合，能夠更快的完成從RTL級的描述到門級網(wǎng)表的轉(zhuǎn)化任務(wù)。圖 12 層次化設(shè)計例子Test bench的主要功能是給設(shè)計提供必要的輸入激勵。 Synopsys公司最近推出了行為級綜合器Behavior Compiler,能夠?qū)π袨榧壍拇a進行綜合。用硬件描述語言可以對設(shè)計進行三個等級的抽象描述；行為級，RTL（Register Transfer Level）級和結(jié)構(gòu)級。體系結(jié)構(gòu)規(guī)范定義設(shè)計的功能，把芯片劃分成幾個容易實現(xiàn)的模塊；而電氣規(guī)范則定義各個模塊之間的時序關(guān)系。20. 把上一步提取的延時信息反標到PrimeTime中。12. 把時鐘樹轉(zhuǎn)化為DesignCompiler內(nèi)部的原始設(shè)計網(wǎng)表。5. 設(shè)計環(huán)境的設(shè)定。討論了傳統(tǒng)設(shè)計流程和物理綜合流程。這一章的主要作用就是帶領(lǐng)讀者認識在亞微米領(lǐng)域芯片設(shè)計的不同階段。該公司是世界上最大的專注于電子通信半導(dǎo)體產(chǎn)品的供應(yīng)商。這包括所有例子中的綜合腳本和時序分析腳本。設(shè)計出可靠工作的芯片的關(guān)鍵一步就是對特定的設(shè)計能夠成功的做完靜態(tài)時序分析。為了使用這個新的工具，本章列出了一些腳本的例子來說明使用方法。這包括inplace和location優(yōu)化技術(shù)。同時對各種邏輯優(yōu)化技術(shù)也作了詳細介紹。另外，這一章也講述了HDL的編碼風(fēng)格，并舉出多個附有點評的例子來引導(dǎo)讀者編寫出邏輯速度更快面積更小的設(shè)計。讀者將會發(fā)現(xiàn)這些信息非常有用，可以對這些工具及工具的使用環(huán)境有一個基本的理解。這個設(shè)計流程在此作了精簡的描述，從概念到流片。最后，這本書深入的討論了基本的Synopsys技術(shù)庫和編碼風(fēng)格，綜合優(yōu)化技術(shù)。作為一個團體，80年代中期，每個芯片集成了大約1000個晶體管，我
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