【正文】 1’，校正后所得的余三碼和數(shù)為Si，進(jìn)位為Ci+1，則有： Xi = Xi3Xi2Xi1Xi0 Yi = Yi3Yi2Yi1Yi0 Si’ = Si3’Si2’Si1’Si0’當(dāng)Ci+1’ = 1時(shí)，Si = Si’+0011 并產(chǎn)生Ci+1當(dāng)Ci+1’ = 0時(shí)，Si = Si’+1101 根據(jù)以上分析，可畫出余三碼編碼的十進(jìn)制加加法器單元電路如圖所示。(2)根據(jù)已知條件，CPU在1us內(nèi)至少訪存一次，而整個(gè)存儲(chǔ)器的平均讀/，如果采用集中刷新，有64us的死時(shí)間，肯定不行如果采用分散刷新，則每1us只能訪存一次，也不行所以采用異步式刷新方式。當(dāng)W/R＝1時(shí)執(zhí)行讀操作，當(dāng)W/R=0時(shí)執(zhí)行寫操作。CPU的地址總線為A15—A0，數(shù)據(jù)總線為D15—D0，控制信號(hào)為R/W(讀/寫)，MREQ(訪存)，要求：(1) 畫出地址譯碼方案。13．某計(jì)算機(jī)采用四體交叉存儲(chǔ)器，今執(zhí)行一段小循環(huán)程序，此程序放在存儲(chǔ)器的連續(xù)地址單元中，假設(shè)每條指令的執(zhí)行時(shí)間相等，而且不需要到存儲(chǔ)器存取數(shù)據(jù)，請(qǐng)問在下面兩種情況中（執(zhí)行的指令數(shù)相等），程序運(yùn)行的時(shí)間是否相等。 C．cache與主存統(tǒng)一編址，即主存空間的某一部分屬于cache。指令最好半字長或單字長，設(shè)16位比較合適。4．指令格式結(jié)構(gòu)如下所示，試分析指令格式及尋址方式特點(diǎn)。6．一種單純地址指令格式如下所示，其中為I間接特征，X為尋址模式，D為形式地址，I、X、D組成該指令的操作數(shù)有效地址E，設(shè)R為變址寄存器，R1為基值寄存器，PC為程序計(jì)數(shù)器，請(qǐng)?jiān)谙卤碇械谝涣形恢锰钊脒m當(dāng)?shù)膶ぶ贩绞矫Q。當(dāng)位移量變成23位時(shí)，尋址模式變成3位，可有更多的尋址方式。 A．采用RISC技術(shù)后，計(jì)算機(jī)的體系結(jié)構(gòu)又恢復(fù)到早期的比較簡單的情況。 (5)操作數(shù)的地址，為某一寄存器內(nèi)容與位移量之和，可以是(E，F(xiàn)，G)尋址方式。解：如下圖1。下表列出各條指令所要求的模式控制碼，其中y為二進(jìn)制變量，φ為0或l任選。 e f h b i j d i j e f ha c d g X X X Xa c b g X X X X9．微地址轉(zhuǎn)移邏輯表達(dá)式如下： μA8 = P1解： μA8 = P1 (2)畫出“ADD (R1)，(R2)+”指令的指令周期流程圖，指令的含義與PDP下地址字段為9位，因?yàn)榭卮嫒萘繛?12單元。請(qǐng)問； (1)流水線的操作周期應(yīng)設(shè)計(jì)為多少? (2)若相鄰兩條指令發(fā)生數(shù)據(jù)相關(guān)，而且在硬件上不采取措施，那么第2條指令要推遲多少時(shí)間進(jìn)行? (3)如果在硬件設(shè)計(jì)上加以改進(jìn)，至少需推遲多少時(shí)間?答：(1) 流水操作周期為max(100,100,80,50)=100ns(2) 200ns(3) 100ns13．指令流水線有取指(IF)、譯碼(ID)、執(zhí)行(EX)、訪存(MEM)、寫回寄存器堆(WB)五個(gè)過程段，共有20條指令連續(xù)輸入此流水線。 M(A)R1,M(A)是存儲(chǔ)器單元 I2 ADD R2，Rl 。 (R3)*(R4)R3 I4 ADD R4，R5 。單總線的優(yōu)點(diǎn)是允許I/O設(shè)備之間或I/O設(shè)備與內(nèi)存之間直接交換信息，只需CPU分配總線使用權(quán)，不需要CPU干預(yù)信息的交換。 三總線結(jié)構(gòu)：即在計(jì)算機(jī)系統(tǒng)各部件之間采用三條各自獨(dú)立的總線來構(gòu)成信息通路。 (2)簡化了系統(tǒng)結(jié)構(gòu)。因?yàn)镃PU、存儲(chǔ)器、I/O接口等都是按總線規(guī)約掛到總線上的，因而只要總線設(shè)計(jì)恰當(dāng)，可以隨時(shí)隨著處理器芯片以及其他有關(guān)芯片的進(jìn)展設(shè)計(jì)新的插件，新的插件插到底板上對(duì)系統(tǒng)進(jìn)行更新，而這種更新只需更新需要更新的插件，其他插件和底板連線一般不需更改。 A．不需要應(yīng)答信號(hào) B．總線長度較短 C．用一個(gè)公共時(shí)鐘信號(hào)進(jìn)行同步 D．各部件存取時(shí)間比較接近答：C．9．在集中式總線仲裁中， 方式響應(yīng)時(shí)間最快， 方式對(duì) 最敏感。 A．集中 B．自動(dòng)配置 D．高速外圍總線答：D，C，A，B。 A．64 B．異步 C．高速外圍 D．CPU 答：.17．PCI總線中三種橋的名稱是什么?橋的功能是什么?答：PCI總線上有HOST橋、PCI/LAGACY總線橋、PCI/PCI橋。如果仲裁總線上的號(hào)大，則它的總線請(qǐng)求不予響應(yīng)，并撤消它的仲裁號(hào)。試求： (1)RAM的存儲(chǔ)容量＝( )*( ) (2)ROM的存儲(chǔ)容量＝( )*( ) (3)各計(jì)數(shù)器的位數(shù)分別是多少? (4)時(shí)鐘源頻率是多少?解：(1)RAM存儲(chǔ)器存儲(chǔ)字符的編碼，因?yàn)槊科溜@示32*12=384字，而每個(gè)漢字的編碼占2個(gè)字節(jié)（內(nèi)碼占兩個(gè)字節(jié)，漢字一般在圖形方式下顯示，其屬性不用存儲(chǔ)），所以RAM的存儲(chǔ)容量＝(32*12)*(2)=768字節(jié) (2)ROM存儲(chǔ)器是存儲(chǔ)漢字點(diǎn)陣信息，因?yàn)榭偣部娠@示3000個(gè)漢字，每個(gè)漢字以11*16的點(diǎn)陣組成，所以ROM的存儲(chǔ)容量＝3000*12*16 = 576000位 = 72000字節(jié)。 A．輸入／輸出設(shè)備 B．外存儲(chǔ)器 C．輸入／輸出設(shè)備及外存儲(chǔ)器 D．除了CPU和內(nèi)存以外的其他設(shè)備答：D.2．打印機(jī)根據(jù)印字方式可以分為 和 兩大類，在 類打印機(jī)中，只有 型打印機(jī)能打印漢字，請(qǐng)從下面答案中選擇填空。由上可見，以橋連接實(shí)現(xiàn)的PCI總線結(jié)構(gòu)具有很好的擴(kuò)充性和兼容性，允許多條總線并行工作。 A．橋 B．猝發(fā)式 C．并行 D．多條 E．猝發(fā)式答：B. A. E. D. C16．Futurebus+總線是一個(gè)高性能的 總線標(biāo)準(zhǔn)，能支持 位地址空間。 A．提供主存、I／O接口設(shè)備的控制信號(hào)和響應(yīng)信號(hào) B．提供數(shù)據(jù)信息 C．提供時(shí)序信號(hào) D．提供主存、I／O接口設(shè)備的響應(yīng)信號(hào)答：A。5．畫出菊花鏈方式的優(yōu)先級(jí)判決邏輯電路圖。規(guī)模擴(kuò)充僅僅需要多插一些同類型的插件；功能擴(kuò)充僅僅需要按總線標(biāo)準(zhǔn)設(shè)計(jì)一些新插件。但是三總線系統(tǒng)中，設(shè)備到不能直接進(jìn)行信息傳送，而必須經(jīng)過CPU或內(nèi)存間接傳送，所以三總線系統(tǒng)總線的工作效率較低。 雙總線結(jié)構(gòu)：它有兩條總線，一條是內(nèi)存總線，用于CPU、內(nèi)存和通道之間進(jìn)行數(shù)據(jù)傳送；另一條是I/O總線，用于多個(gè)外圍設(shè)備與通道之間進(jìn)行數(shù)據(jù)傳送。 (2)按序發(fā)射按序完成的流水線時(shí)空?qǐng)D。 M(B) R6,M(B)是存儲(chǔ)器單元 I2 MUL R6，R7 。解： (1) 若流水操作周期為100ns,可畫時(shí)空?qǐng)D如下 I1 I2 ... I14 I15 I16 I17 I18 I19 I20 I1 I2 I3 ... I15 I16 I17 I18 I19 I20 I1 I2 I3 I4 ... I16 I17 I18 119 I20 I1 I2 I3 I4 I5 ... I17 I18 I19 I20 I1 I2 I3 I4 I5 I6 ... I18 I19 I20 0 1 2 3 4 5 6 17 18 19 20 21 22 23 24 (2) 流水線的實(shí)際吞吐量：20條指令/2400ns =(3) 流水線的加速比為 ： 設(shè)流水線操作周期為τ, 則n指令串行經(jīng)過k個(gè)過程段的時(shí)間為n*K*τ ； 而n條指令經(jīng)過可并行的k段流水線時(shí)所需的時(shí)間為k+n*τ； 故加速比為： lim (n*k*τ)/{[K+(n1)]*τ}=k n→∞ 20條指令經(jīng)過5個(gè)過程段的加速比為： 20*5*100/(5+19)*100)=14．用時(shí)空?qǐng)D法證明流水計(jì)算機(jī)比非流水計(jì)算機(jī)具有更高的吞吐率。地址轉(zhuǎn)移邏輯的輸入是指令寄存器的OP碼、各種狀態(tài)條件以及判別測(cè)試字段所給的判別標(biāo)志（某一位為1），其輸出修改微地址寄存器的適當(dāng)位數(shù)，從而實(shí)現(xiàn)微程序的分支轉(zhuǎn)移。 (2) 11．已知某機(jī)采用微程序控制方式，控存容量為512*48位。T4 表示微地址的第7位在P1有效時(shí)，用IR5設(shè)置 μA6 = P2T4 μA6 = P2假設(shè)一條微指令的控制字段僅限為8位，請(qǐng)安排微指令的控制字段格式。解：SCLR脈沖時(shí)鐘源C1C2C3C4C5φ+5VQDT1=C1C2T2=C2C3T3=C3C4T4=C4T5=C1 T5 T1 T2 T3 T4 5．如果在一個(gè)CPU周期中要產(chǎn)生3個(gè)節(jié)拍脈沖；Tl＝200ns，T2=400ns，T3=200ns，試畫出時(shí)序產(chǎn)生器邏輯圖。 (2)AR。答：C15．根據(jù)操作數(shù)所在位置，指出其尋址方式(填空)： (1)操作數(shù)在寄存器中，為(A)尋址方式。（略）11．設(shè)計(jì)一個(gè)存儲(chǔ)器堆棧的邏輯電路。CPU中有PC，IR，AR，DR和16個(gè)通用寄存器，頁面尋址可用PC高位部分與形式地址部分拼接成有效地址。(4) 有效地址可通過變址尋址求得，即有效地址等于變址寄存器（共16個(gè)）內(nèi)容加上位移量。 15 10 9 8 7 4 3 0 OP 目標(biāo)寄存器 源寄存器答：該指令格式及尋址方式特點(diǎn)有：(1) 單字長二地址指令。 B．在虛擬存儲(chǔ)擬器中，邏輯地址轉(zhuǎn)換成物理地址由硬件實(shí)現(xiàn)的，僅在頁面失效時(shí)才由操作系統(tǒng)將被訪問頁面從外存調(diào)到內(nèi)存，必要時(shí)還要先把被淘汰的頁面內(nèi)容寫入外存。14．假設(shè)主存只有a，b，c三個(gè)頁框，組成a進(jìn)b出的FIFO隊(duì)列，進(jìn)程訪問頁面的序列是0，l，2，4，2，3，0，2，1，3，2號(hào)。求：順序存儲(chǔ)器和交叉存儲(chǔ)器的帶寬各是多少?解：順序存儲(chǔ)器和交叉存儲(chǔ)器連續(xù)讀出m = 8個(gè)字的信息總量都是：q = 64位*8 = 512位 順序存儲(chǔ)器和交叉存儲(chǔ)器連續(xù)讀出8個(gè)字所需的時(shí)間分別是：t1 = mT = 8*100ns = 8*107s 順序存儲(chǔ)器和交叉存儲(chǔ)器的帶寬分別是：9．CPU執(zhí)行一段程序時(shí)，cache完成存取的次數(shù)為2420次，主存完成存取的次數(shù)為80次，已知cache存儲(chǔ)周期為40ns，主存存儲(chǔ)周期為240ns，求cache／主存系統(tǒng)的效率和平均訪問時(shí)間。 6．用32K*8位的EPROM芯片組成128K*16位的只讀存儲(chǔ)器，試問：(1) 數(shù)據(jù)寄存器多少位?(2) 地址寄存器多少位?(3) 共需多少個(gè)EPROM芯片?(4) 畫出此存儲(chǔ)器組成框圖。(3) 采用異步刷新方式，如單元刷新間隔不超過8ms，則刷新信號(hào)周期是多少?解：(1) (2) (3)如果選擇一個(gè)行地址進(jìn)行刷新，刷新地址為A0A8，因此這一行上的2048個(gè)存儲(chǔ)元同時(shí)進(jìn)行刷新，即在8ms內(nèi)進(jìn)行512個(gè)周期。(2) 設(shè)存儲(chǔ)器讀/，CPU在1μS內(nèi)至少要訪問一次。 解： (1)組成最低四位的74181進(jìn)位輸出為： C4 = Cn+4 = G+PCn = G+PC0， C0為向第0位進(jìn)位其中，G = y3+y2x3+y1x2x3+y0x1x2x3，P = x0x1x2x3，所以 C5 = y4+x4C4 C6 = y5+x5C5 = y5+x5y4+x5x4C4(2)設(shè)標(biāo)準(zhǔn)門延遲時(shí)間為T，“與或非”，則進(jìn)位信號(hào)C0，由最低位傳送至C6需經(jīng)一個(gè)反相器、兩級(jí)“與或非”門，故產(chǎn)生C0的最長延遲時(shí)間為 T+2* = 4T(3)最長求和時(shí)間應(yīng)從施加操作數(shù)到ALU算起：第一片74181有3級(jí)“與或非”門（產(chǎn)生控制參數(shù)x0, y0, Cn+4），第二、三片74181共2級(jí)反相器和2級(jí)“與或非”門（進(jìn)位鏈），第四片74181求和邏輯（1級(jí)與或非門和1級(jí)半加器，設(shè)其延遲時(shí)間為3T），故總的加法時(shí)間為： t0 = 3*+2T+2*++3T = 14T13．現(xiàn)用通用函數(shù)發(fā)生器和其他門電路組成一個(gè)32位字長并采用輔助函數(shù)的三級(jí)先進(jìn)位并行加法器，最低位下標(biāo)為1，最高位下標(biāo)為32，要求：（1）寫出附加進(jìn)位鏈的與或邏輯表達(dá)式。（1）x = y = （2）x = y = 1 1 0 1 1* 1 1 1 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 11 1 0 1 0 0 0 1 0 1解：（1）原碼陣列x = , y = 符號(hào)位: x0⊕y0 = 0⊕1 = 1[x]原 = 11011, [y]原 = 11111[x*y]原 =