【正文】 集成電路的設(shè)計正朝著速度 快、性能高、容量大、體積小和微功耗的方向發(fā)展。 EDA 簡介 20世紀 90 年代，國際上電子和計算機技術(shù)較先進的國家，一直在積極探索新的電子電路設(shè)計方法，并在設(shè)計方法、工具等方面進行了徹底的變革，取得了巨大成功。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法、設(shè)計過程和設(shè)計觀念，促進了 EDA 技術(shù)的迅速發(fā)展。 自 IEEE 公布了 VHDL 的標(biāo)準版本， IEEE1076（簡稱 87 版）之后，各 EDA 公司相繼推出了 自己的 VHDL 設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和 VHDL 接口。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風(fēng)格與句法是十分類似于一般的計算機高級語言。 VHDL 是一種設(shè)計、仿真和綜合的標(biāo)準硬件描述語言。 （五）靈活性 VHDL 最初是作為一種仿真標(biāo)準格式出現(xiàn)的，有著豐富的仿真語句和庫函數(shù)。 外部的實體名或連接由實體聲明 Entity 來描述。 (3)具有啟 / 停開關(guān) , 復(fù)位開關(guān)。 USE 。 begin If Reset =39。139。 end if。 該模塊部分 VHDL 源程序如下 : LIBRARY ieee。 variable tmb: STD_LOGIC_VECTOR(3 DOWNTO 0)。 then if en=39。 end if。輸入信號為 clk和 rst，分別為時鐘信號和復(fù)位信號，輸出信號為clk_out，為分頻器 1HZ的時鐘信號輸出。 SIGNAL CNT6 : INTEGER := 0。CNT6=0。 LED數(shù)碼管的 g～ a七個發(fā)光二極管因加正電壓而發(fā)亮，因加零電壓而不能發(fā)亮，不同亮暗的組合就能形成不同的字形，這種組合稱之為字形碼 (段碼 )，如顯示 ”0”,字形碼為 3fh。 S1, S2, S3, S4, S5, S6: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。139。 WHEN 3 = WEI = 011。 END CASE。 WHEN 0101 = LED= 1011011 。 END 。掃描器時鐘取至前面分頻未結(jié)束時的一個 512Hz 的信號。 use 。 qb: out STD_LOGIC_VECTOR(3 DOWNTO 0)。 CLK_OUT:out std_logic)。 signal b1,b2,b3: std_logic。 USE 。 variable tmb: STD_LOGIC_VECTOR(3 DOWNTO 0)。 then if en=39。 end if。 USE 。 begin If Reset = 39。139。 end if。 USE 。 THEN CNT6=0 。 END IF。 第 19 頁 S1, S2, S3, S4, S5, S6: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。139。 WHEN 3 = WEI = 011。 END CASE。 WHEN 0101 = LED= x6d 。 END 。當(dāng)然在做的過程中也遇到過很多的麻煩，一些沒有接觸過的元件，它們的封裝需要自己去書籍、網(wǎng)上搜索，在更新的時候會有一些錯誤，自己很難改正，只得求助老師，最后得以解決。我曾經(jīng)也做過不少課程設(shè)計，但都是局限在課本中，而這次實驗設(shè)計，能夠讓我走出來，仿佛推 開門看見外面的世界是如此之大，如同井底之蛙跳上井沿過程中要有很好的團結(jié)合作 意識和責(zé)任感，積極的參與到實驗設(shè)計的討論中去，學(xué)習(xí)和聽取別人的意見，我也主動的發(fā)表意見，用一個積極上進、激情樂觀的態(tài)度面對每一天的實驗設(shè)計生活，讓我的學(xué)習(xí)生活豐富多彩。課題設(shè)計過程中我不怕失敗，在失敗中總結(jié)經(jīng)驗，為成功積累素材；學(xué)著自我超越，敢于嘗試，在嘗試中進步，這對我能力的提高大有好處。 課程設(shè)計論文的撰寫過程是對所學(xué)的 EDA 理論知識的綜合運用，對兩年半專業(yè)知識的一次綜合應(yīng)用、擴充和深化，也是對我們理論 運用于實際設(shè)計的一次鍛煉。 WHEN 1001 = LED= x6f 。 WHEN 0001 = LED= x06 。 WHEN 5 = WEI = 101。 WHEN 1 = WEI = 001。 ARCHITECTURE behave OF clock1 IS SIGNAL CNT6 : INTEGER RANGE 0 TO 5 := 0。 LIBRARY IEEE。 THEN IF CNT6=512 THEN clk_data=NOT clk_data。 ARCHITECTURE behav OF fenpinqi IS signal clk_data:std_logic。 end process。tmb:=0000。 else if clk39。 qb: out STD_LOGIC_VECTOR(3 DOWNTO 0))。qb=tmb。 if tmb=0101 then tmb:=0000。 tmb:=0000。 qb: out STD_LOGIC_VECTOR(3 DOWNTO 0)。 u4:count24 port map(en,reset,b3,a5,a6)。 WEI: OUT STD_LOGIC_VECTOR(2 DOWNTO 0)。 qa: out STD_LOGIC_VECTOR(3 DOWNTO 0)。 led:out std_logic_vector(7 downto 0))。所定義的例化元件相當(dāng)于一個要插在這個電路系統(tǒng)板上的芯片，而當(dāng)前設(shè)計實體中指定的端口則相 當(dāng)于這塊電路板上準備接受此芯片的一個插座。 設(shè)計思想，利用脈沖時鐘產(chǎn)生一個1Hz 的信號來實現(xiàn)一秒鐘的控制，要產(chǎn)生 1Hz 的信號就要用到分頻器，實驗中用512 分頻器把 512Hz 的信號變成 1Hz。 WHEN 1001 = LED= 1111011 。 WHEN 0001 = LED= 0110000 。 WHEN 5 = WEI = 101。 WHEN 1 = WEI = 001。 ARCHITECTURE behave OF clock1 IS SIGNAL CNT6 : INTEGER RANGE 0 TO 5 := 0。 圖 9 LED 顯示示意圖 該模塊部分 VHDL 源程序如下 : LIBRARY IEEE。 CLK_OUT=clk_data。 ELSIF CLK39。 ENTITY fenpinqi IS PORT (CLK,RST:in std_logic。qb=tmb。 elsif tmb=0010 and tma=0011 then tma:=0000。 tmb:=0000。 qa: out STD_LOGIC_VECTOR(3 DOWNTO 0)。 end process。 else tmb:=tmb+1。 elsif clk39。 rco: OUT STD_LOGIC)。因為這種 60 進制的 VHDL 語言是很好寫的，它并不復(fù)雜，再說我們必須要學(xué)會這些基本的硬件語言的描寫。