【正文】 同碼的位數(shù)與不同碼的位數(shù)相差 1 位。 而且 R(j)是偶函數(shù)， 即 圖 21 m 序列自相關(guān)函數(shù) 偽噪聲特性 如果我們對一個(gè)正態(tài)分布白噪聲取樣， 若取樣值為正， 記為 +1，取樣值為負(fù)，記為 1，將每次取樣所得極性排成序列， 可以寫成 ?+1, 1,+1,+1,+1,1,1,+1,1,? (1) 序列中 +1 和 1 2) 序列中長度為 1 的游程約占 1/2， 長度為 2 的游程約占 1/4，長度為 3 的游程 約占 1/8, ? 一般地， 長度為 k 的游程約占 1/2k，而且 +1, 1 游程的數(shù)目各占一 基于 FPGA 的ｍ序列發(fā)生器 8 (3) 由于白噪聲的功率譜為常數(shù)，因此其自相關(guān)函數(shù)為一沖擊函數(shù) δ(τ) 。既然， m 序列在擴(kuò)頻通 信 中占據(jù)著極其重要的位置，而對于 m 序列的產(chǎn)生及仿真的研究，自然也就有很大的必要性。 在通信系統(tǒng)中的應(yīng)用 [1] 偽隨機(jī)序列是一種貌似隨機(jī)，實(shí)際上是有規(guī)律的周期性二進(jìn)制序列，具有類似噪聲序列的性質(zhì)，在 CDMA 中，地址碼都是從偽隨機(jī)序列中選取的，在 CDMA 中使用一種最易實(shí)現(xiàn)的偽隨機(jī)序列： m序列，利用 m 序列不同相位來區(qū)分不同用戶 ；為了數(shù)據(jù)安全，在 CDMA 的尋呼信道和正向業(yè)務(wù)信道中使用了數(shù)據(jù)掩碼（即數(shù)據(jù)擾亂）技術(shù)，其方法是用長度為 2的 42次方減 1的 m序列用于對業(yè)務(wù)信道進(jìn)行擾碼（注意不是擴(kuò)頻），它在分組交織器輸出的調(diào)制字符上進(jìn)行，通過交織器輸出字符與長碼 PN 碼片的二進(jìn)制模工相加而完成 。 QuartusII design 提供完善的 timing closure 和 LogicLock? 基于塊的設(shè)計(jì)流 程。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺(tái)。 Quartus II 對器件的支持 Quartus II 支持 Altera 公司的 MAX 3000A 系列、 MAX 7000 系列、 MAX 9000 系列、 ACEX 1K 系列、 APEX 20K 系列、 APEX II 系列、 FLEX 6000 系列、 FLEX 10K 系列，支持 MAX7000/MAX3000 等乘積項(xiàng)器件。改進(jìn)了軟件的 LogicLock 模塊設(shè)計(jì)功能，增添 了 FastFit編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。 FPGA 簡介 FPGA（ Field－ Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在 PAL、GAL、 CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來改正程序中的錯(cuò)誤和更便宜的造價(jià)。 CPLD基于 FPGA 的ｍ序列發(fā)生器 13 是一個(gè)有點(diǎn)限制性的結(jié)構(gòu)。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 如何實(shí)現(xiàn)快速的時(shí)序收斂、降低功耗和成本、優(yōu)化時(shí)鐘管理并降低 FPGA 與 PCB 并行設(shè)計(jì)的復(fù)雜性等問題，一直是采用 FPGA 的系統(tǒng)設(shè)計(jì)工程師需要考慮的關(guān)鍵問題。 最近 FPGA 的配置方式已經(jīng)多元化！ FPGA 主要生產(chǎn)廠商 Altera Xilinx Actel Lattice 其中 Altera 和Xilinx 主要生產(chǎn)一般用途 FPGA，其主要產(chǎn)品采用 RAM 工藝。 3. 考慮使用第二個(gè)電子數(shù)據(jù)表制訂 FPGA 的布局，以確定哪些管腳是通用的、哪些是專用的、哪些支持差分信號對和全局及局部時(shí)鐘、哪些需要參 考電壓。如果某個(gè) FPGA 提供了片內(nèi)端接，那么它也可能適用于其他兼容性規(guī)則。一旦你實(shí)現(xiàn)了滿意的信號分配，你就要用限制文件鎖定它們。 系統(tǒng)級的應(yīng)用是 FPGA 與傳統(tǒng)的計(jì)算機(jī)技術(shù)結(jié)合，實(shí)現(xiàn)一種 FPGA 版的計(jì)算機(jī)系統(tǒng)如用 Xilinx V4, V5系列的 FPGA，實(shí)現(xiàn)內(nèi)嵌 POWER PC CPU, 然后再配合各種外圍功能，實(shí)現(xiàn)一個(gè)基本環(huán)境，在這個(gè)平臺(tái)上跑 LINUX 等系統(tǒng)這個(gè)系統(tǒng)也就支持各種標(biāo)準(zhǔn)外設(shè)和功能接口（如圖象接口）了這對于快速構(gòu)成 FPGA 大型系統(tǒng)來講是很有幫助的。將這 27 組反饋系數(shù)值做成一個(gè) ROM 表 ,則需要一個(gè) 5 位二進(jìn)制數(shù)字作為地址輸入來提取與之相應(yīng)的反饋系數(shù)值。 begin addr1=conv _ integer (addr)。通過輸入 5 位二進(jìn)制信號 addr [4, 0]來確定末位反饋信號 X 的取值。 ,。 END LOOP exa。Q為 n 級的 m 序列信號的輸出。 用 VHDL語言描述復(fù)雜的數(shù)字系統(tǒng)設(shè)計(jì)效率顯著提高 ,對于任意級數(shù)的 m序列發(fā)生器 ,充分利用 FPGA芯片內(nèi)置的 ROM構(gòu)建任意級數(shù)的 Galois型反饋系數(shù)表 ,極大地簡化了快速 m 序列發(fā)生器的實(shí)現(xiàn)過程。m 序列輸出的起始位置為rst 置 /10 后的第一個(gè)時(shí)鐘上升沿是在 35ns 處。 該模塊有 4個(gè)輸入 (clk, rst, addr [4, 0],G[0, 27])、 1個(gè)輸出 (Q)和 1個(gè)緩沖口 (S [n1,0])。 Q=X。該模塊的 VHDL 程序 基于 FPGA 的ｍ序列發(fā)生器 18 PROCESS (clk, rst, addr) BEGIN IF (rst =0.) THEN S= (OTHERS=1.)。 end process。 end rom。但也肯定是一個(gè)競爭很激烈的行業(yè)，關(guān)鍵看的就是速度和深度當(dāng)然還有市場適應(yīng)能力。而開關(guān)功耗則是自負(fù)載電容 ,放電造成的。準(zhǔn)備好這些基本文件后，你可以運(yùn)行布局布線工具來確認(rèn)是否忽視了一些準(zhǔn)則或者做了一個(gè)錯(cuò)誤的分配。在這個(gè)階段，可能需要仔細(xì)權(quán)衡同時(shí)開關(guān)輸出 (SSO)和不兼容 I/O 標(biāo)準(zhǔn)等設(shè)計(jì)問題，尤其是當(dāng)你具有很多個(gè)高速輸出或使用了好幾個(gè)不同的 I/O 標(biāo)準(zhǔn)時(shí)。 I/O 信號分配 可提供最多的多功能引腳、 I/O 標(biāo)準(zhǔn)、端接方案和差分對的 FPGA 在信號分配方面也具有最復(fù)雜 的設(shè)計(jì)指導(dǎo)原則。此外，針對不同應(yīng)用而集成的更多數(shù)量的邏輯功能、 DSP、嵌入式處理和接口模塊，也讓時(shí)鐘管理和電壓分配問題變得更加困難。當(dāng)需要修改 FPGA 功能時(shí)，只需換一片 EPROM 即可。 四、 FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 CPLD 和 FPGA 另外一個(gè)區(qū)別是大多數(shù)的 FPGA 含有高層次的內(nèi)置 模塊（比如加法器和乘法器）和內(nèi)置的記憶體。 CPLD 與 FPGA 的關(guān)系 早在 1980 年代中期， FPGA 已經(jīng)在 PLD 設(shè)備中扎根。在大多數(shù)的 FPGA 里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（ Flip－ flop）或者其他更加完整的記憶塊。仿真包括功能仿真和時(shí)序仿真。 Quartus II 對第三方 EDA工具的支持 對第三方 EDA 工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的基于 FPGA 的ｍ序列發(fā)生器 12 第三放 EDA 工具。該軟件有如下幾個(gè)顯著的特點(diǎn)： Quartus II 的優(yōu)點(diǎn) 該軟件界面友好，使用便捷，功能強(qiáng)大，是一個(gè)完全集成化的可編程邏輯設(shè)計(jì)環(huán)境，是先進(jìn)的 EDA 工 具軟件。當(dāng)前官方提供下 載的最新版本是 。 (1) (2) 信號的功率譜密度很低， (3) 有利于加密， (4) (5) (6) 擴(kuò)頻通信系統(tǒng)的工作方式有：直接序列擴(kuò)頻、跳變頻率擴(kuò)頻、 跳變時(shí)間擴(kuò)頻和混合式擴(kuò)頻。采用偽隨機(jī)序列作為發(fā)射信號的雷達(dá)系統(tǒng)具有許多 突出的優(yōu)點(diǎn)。擴(kuò)展頻譜通信作為新型通信方式，特別引人注目，得到了迅速發(fā)展 ,如今在移動(dòng)通信、衛(wèi)星通信、宇宙通信、雷達(dá)、導(dǎo)航以及測距等領(lǐng)域得到越來越廣泛的應(yīng)用。記作 當(dāng)采用二進(jìn)制數(shù)字 0 和 1 代表碼元的可能取值時(shí) 由移位相加特性可知， 仍是 m 序列中的元素， 所以式 (107)基于 FPGA 的ｍ序列發(fā)生器 7 分子就等于 m 序列中一個(gè)周期中 0 的數(shù)目與 1 的數(shù)目之差。 例如，級數(shù) n=3，碼序列周期 P=231=7 時(shí)，起始狀態(tài)為“ 111”， Ci=(13)8=(1011)2,即 C0= C1=0、 C2= C3=1。當(dāng)移位寄存器的級數(shù)及時(shí)鐘一定時(shí)，輸出序列就由移位寄存器的初始狀態(tài)及反饋邏輯完全確定。所以，寄存器的狀態(tài)可以是非全