【正文】 11。 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END CH31_ARC。 END COUNT。139。 LL:=1001。 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 26 頁(yè) 共 26 頁(yè) USE 。 WHEN0100=Q=1100110。 END PROCESS。 WHEN OTHERS=Q=0000000。 WHEN0010=Q=1011011。 END COUNT_ARC。039。139。 倒計(jì)時(shí)模塊 COUNT H,L:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 END CASE。 ENTITY CH31A IS PORT(SEL:IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 WHEN 1101=Q=0011。 END CH41A。139。 模塊LOCKB ELSIF CLK39。 Q2=39。 ENTITY LOCKB IS PORT(D1,D2,D3,D4:IN STD_LOGIC。139。 2)、片選信號(hào)產(chǎn)生模塊 SEL 的 VHDL 源程序 LIBRARY IEEE。 ELSIF CP39。 USE 。 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 18 頁(yè) 共 26 頁(yè) 結(jié) 論 本文 介紹 了基于 FPGA 的智能電子搶答器 的設(shè)計(jì) ， 本設(shè)計(jì) 使用 VHDL 語言 ， 對(duì)智能搶答器的每一個(gè)模塊進(jìn)行分析，設(shè)計(jì)，編譯，并在 quartersII 軟件的支持下，對(duì)其進(jìn)行仿真。 Sel 模塊： 圖 8 Sel模塊仿真波形 此模塊相當(dāng)于一個(gè)計(jì)數(shù)器，在每個(gè)時(shí)鐘上升沿 到來時(shí) ，輸出就自加 1。首先由主持人將開始按鈕 h按下之后，選手 1， 2， 3， 4開始搶答，網(wǎng)中是 1 號(hào)選手最先按下， q[7..O]顯示段碼結(jié)果為 06(臺(tái)號(hào)顯示為 1)，此時(shí)定時(shí)器開始 T 作做減計(jì)數(shù)， qh[3..0]和 ql [3..O]依次減小 (為截取整張仿真圖。搶答結(jié)果低電平有效，當(dāng)搶答 結(jié)果 dld2d3d4為 Olll時(shí)，輸出 q為 0001；當(dāng)搶答結(jié)果 dld2d3d4為 1011時(shí)，輸出 q為 0010；當(dāng)搶答結(jié)果 dld2d3d4為 1l0l時(shí)，輸出 q為 0011；當(dāng)搶答結(jié)果 dld2d3d4為111O時(shí)，輸出 q為 0100。clr信號(hào)為 0時(shí)， d1， d2， d3， d4的輸出都為 0；當(dāng) c1r信號(hào)為 1時(shí)， 將 dl賦給 q1， d2賦給 q2， d3賦給 q3， d4賦給 q4，同時(shí)將 alm輸出為高電平。 定時(shí)與報(bào)警模塊：該模塊用來對(duì)選手進(jìn)行答題限時(shí)，答題時(shí)間到后輸出報(bào)警信號(hào)。 設(shè)計(jì)思路 本系統(tǒng)設(shè)計(jì)一個(gè)智力競(jìng)賽搶 答器要求具有四路搶答輸入，能夠識(shí)別最先搶答的信號(hào)，顯示該臺(tái)號(hào)；對(duì)回答問題所用的時(shí)間進(jìn)行計(jì)時(shí)、顯示、超時(shí)報(bào)警同時(shí)具有復(fù)位功能和倒計(jì)時(shí)啟動(dòng)功能。 設(shè)計(jì)最頂層是指系統(tǒng)的整體要求，最下層是指具體的邏輯電路實(shí)現(xiàn)[12]。Quartus 平臺(tái)與 Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和Synplicity 等 EDA 供應(yīng)商的開發(fā)工具相兼容。對(duì)第 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 10 頁(yè) 共 26 頁(yè) 三方 EDA 工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方 EDA 工具。 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 9 頁(yè) 共 26 頁(yè) 6)全方位地利用計(jì)算機(jī)自動(dòng)設(shè)計(jì)、仿真和測(cè)試技術(shù)。 3)設(shè)計(jì)過程中產(chǎn)生大量文檔，不易管理。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。 VHDL 是一種標(biāo)準(zhǔn)化的硬 件描述語言，同一個(gè)設(shè)計(jì)描述可以被不同的工具所支持，使得設(shè)計(jì)描述的移植成為可能。 VHDL 具有多層次的設(shè)計(jì)描述功能，既可以描述系統(tǒng)級(jí)電路，又可以描述門級(jí)電路。 VHDL 具有功能強(qiáng)大的語言結(jié)構(gòu)，可以用簡(jiǎn)潔明確的源代碼來描述復(fù)雜的邏輯控制。目前，它在中國(guó)的應(yīng)用多數(shù)是用在FPGA/CPLD/EPLD 的設(shè)計(jì)中。 1993 年， IEEE 對(duì) VHDL 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL的內(nèi)容，公布了新版本的 VHDL，即 IEEE 標(biāo)準(zhǔn)的 10761993 版本，（簡(jiǎn)稱 93 版）。 系統(tǒng)劃分 ① 編譯器 ③ 代碼級(jí)功能仿真 ④ 綜合器 ⑤ 適配前時(shí)序仿真 ⑥ 適配器 ⑦ CPLD/FPGA 實(shí)現(xiàn) 適配后仿真模型 ⑧ 適配后時(shí)序仿真 適配報(bào)告 ⑧ ASIC 實(shí)現(xiàn) VHDL 代碼或圖形方式輸入 ② 仿真綜合庫(kù) 器件編程文件 ⑧ 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 6 頁(yè) 共 26 頁(yè) 8).在適配完成后，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果：（ a）適配報(bào)告，包括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程描述情況等；（ b）適配后的仿真模型；（ c）器件編程文件。 4).進(jìn)行代碼級(jí)的功能仿真，主要是檢驗(yàn)系統(tǒng)功能 設(shè)計(jì)的正確性。 FPGA 系統(tǒng)設(shè)計(jì)流程 一般說來，一個(gè)比較大的完整的項(xiàng)目應(yīng)該采用層次化的描述方法：分為幾個(gè)較大的模塊，定義好各功能模塊之間的接口，然后各個(gè)模塊再細(xì)分去具體實(shí)現(xiàn)，這就是 TOP DOWN（自頂向下）的設(shè)計(jì)方法。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復(fù)使用 。 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。這種體系結(jié)構(gòu)適用于大多數(shù)復(fù)雜數(shù)字系統(tǒng)的設(shè)計(jì)。這種配置的改變甚至可以在系統(tǒng)的運(yùn)行中進(jìn)行，實(shí)現(xiàn)系統(tǒng)功能的動(dòng)態(tài)重構(gòu)。它是作為 專用集成電路 （ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn) [2]。制作過程復(fù)雜，而且準(zhǔn)確性與可靠性不 高，成品面積大，安裝、 維護(hù)困難 。 選題的現(xiàn)實(shí)意義 搶答器控制系統(tǒng)是 學(xué)校、 政府機(jī)關(guān)、金融單位、廣播電視系統(tǒng)或黨委、工會(huì)、團(tuán)委、企事業(yè) 單位 等 部門 舉辦 競(jìng)賽問答、各種知識(shí)測(cè)試、娛樂活動(dòng)中 經(jīng)常使用的重要基礎(chǔ)設(shè)備之一 ，它 是一個(gè)能準(zhǔn)確、公正、直觀地判斷出搶答者的機(jī)器 [1]。在大多數(shù)的 FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（ Flip－ flop）或者其他更加完整的記憶塊 。因此，采用 傳統(tǒng)電子設(shè)計(jì)方案人員的很大一部分工作主要集中在設(shè)備器件之間物理連接、調(diào)試以及故障解決方面。針對(duì)這樣的實(shí)際問題，基于嵌入式微控制器與 FPGA廣泛共存于復(fù)雜數(shù)字系統(tǒng)的背景，考慮到大量數(shù)字系統(tǒng)要求接入 Inter的現(xiàn)狀，借鑒軟件無線電 “ 一機(jī)多能 ” 的思想，提出了一種基于嵌入式系統(tǒng)和 Inter的 FPGA動(dòng)態(tài)配置方案。 5) FPGA 采用高速 CHMOS 工藝， 功耗低，可以與 CMOS、 TTL 電平兼容。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 CPLD/FPGA系統(tǒng)設(shè)計(jì)的工作流程如圖 22所示。 5).利用綜合器對(duì) VHDL源代碼進(jìn)行綜合優(yōu)化處理，生成門級(jí)描述的網(wǎng)絡(luò)表文件，這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。 最后將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標(biāo)芯片CPLD/FPGA 中。 VHDL 語言是一種用于電路設(shè)計(jì)的高級(jí)語言。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語言。 VHDL 還支持各種設(shè)計(jì)方法，既支持自底向上的設(shè)計(jì)，又支持自頂向下的設(shè)計(jì)；既支持模塊化設(shè)計(jì)，又支持層次化設(shè)計(jì)。 VHDL 支持預(yù)定義的和自定義的數(shù)據(jù)類型，給硬件描述帶來較大的自由度，使設(shè)計(jì)人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。這些模塊可以預(yù)先設(shè)計(jì)或使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放到庫(kù)中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用，可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間進(jìn)行交流和共享，減少硬件電路設(shè)計(jì)。 EDA EDA( Electronic Design Automation， 電子設(shè)計(jì)自動(dòng)化 )是 90 年代發(fā)展起來的從事電子線路設(shè)計(jì)與分析的一門技術(shù)。 EDA 技術(shù)有很大不同： 1)采用硬件描述語言作為設(shè)計(jì)輸入。 9)純硬件系統(tǒng)的高可靠性。目前 Altera 已經(jīng)停止了對(duì) Maxplus II 的更新支持， Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。 Quartus II 主要特點(diǎn)