【正文】 防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。此后VHDL 在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言。現(xiàn)在，VHDL 和 Verilog 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。 VHDL 語(yǔ)言是一種用于電路設(shè)計(jì)的高級(jí)語(yǔ)言。最初是由美國(guó)國(guó)防部開(kāi)發(fā)出來(lái)供美軍用來(lái)提高設(shè)計(jì)的可靠性和縮減開(kāi)發(fā)周期的一種使用范圍較小的設(shè)計(jì)語(yǔ)言 [5]。因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來(lái)設(shè)計(jì) ASIC。除了含有許多具有硬件特征的語(yǔ)句外， VHDL 的語(yǔ)言形式和描述風(fēng)格與句法是十分類(lèi)似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。 VHDL 系統(tǒng)設(shè)計(jì)的特點(diǎn) 與其他硬件描述語(yǔ)言相比， VHDL 具有以下特點(diǎn)： 功能強(qiáng)大、設(shè)計(jì)靈活。它具有多層次的設(shè)計(jì)描述功能，層層細(xì)化，最后可直接生成電路級(jí)描述。 VHDL 還支持各種設(shè)計(jì)方法，既支持自底向上的設(shè)計(jì)，又支持自頂向下的設(shè)計(jì)；既支持模塊化設(shè)計(jì)，又支持層次化設(shè)計(jì)。由于 VHDL 已經(jīng)成為 IEEE 標(biāo)準(zhǔn)所規(guī)范的硬件描述語(yǔ)言，目前大多數(shù) EDA 工具幾乎都支持 VHDL，這為 VHDL 的進(jìn)一步推廣和廣泛應(yīng)用奠定了基礎(chǔ)。 強(qiáng)大的系統(tǒng)硬件描述能力。而描述既可以采用行為描述、寄存器傳輸描述或結(jié)構(gòu)描述，也可以采用三者混合的混合級(jí)描述。 VHDL 支持預(yù)定義的和自定義的數(shù)據(jù)類(lèi)型，給硬件描述帶來(lái)較大的自由度，使設(shè)計(jì)人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。設(shè)計(jì)人員用 VHDL 進(jìn)行設(shè)計(jì)時(shí)，不需要首先考慮選擇完成設(shè)計(jì)的器件，就可以集中精力進(jìn)行設(shè)計(jì)的優(yōu)化。 很強(qiáng)的移植能力。 易于共享和復(fù)用。這些模塊可以預(yù)先設(shè)計(jì)或使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放到庫(kù)中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用，可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間進(jìn)行交流和共享，減少硬件電路設(shè)計(jì)。強(qiáng)大的行為描述能力是避開(kāi)具體的 器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 （ 3） VHDL 語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。 （ 4）對(duì)于用 VHDL 完成的一個(gè)確定的設(shè)計(jì)，可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把 VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門(mén)級(jí)網(wǎng)表。 EDA EDA( Electronic Design Automation， 電子設(shè)計(jì)自動(dòng)化 )是 90 年代發(fā)展起來(lái)的從事電子線路設(shè)計(jì)與分析的一門(mén)技術(shù)。設(shè)計(jì)者在 EDA平臺(tái)上，用相關(guān)軟件完成設(shè)計(jì)工作，然后由計(jì)算機(jī)自動(dòng)完成邏輯編譯、化簡(jiǎn)、優(yōu)化、布局、布線和仿真，直到對(duì)目標(biāo)芯片的適配編譯、邏輯映射以及編程下載等工作。 2)如果某一過(guò)程存在錯(cuò)誤，查找和修改十分不便。 4)對(duì)于集成電路設(shè)計(jì)而言，設(shè)計(jì)實(shí)現(xiàn)過(guò)程與具體生產(chǎn)工藝直接相關(guān)，因此可移植性差。 EDA 技術(shù)有很大不同： 1)采用硬件描述語(yǔ)言作為設(shè)計(jì)輸入。 3)設(shè)計(jì)文檔的管理。 5)適用于高效率大規(guī)模系統(tǒng)設(shè)計(jì)的自頂向下設(shè)計(jì)方案。 7)對(duì)設(shè)計(jì)者的硬件知識(shí)和硬件經(jīng)驗(yàn)要求低。 9)純硬件系統(tǒng)的高可靠性。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本完成設(shè)計(jì)流程外，提供了完善的用戶(hù)圖形界面設(shè)計(jì)方式。 Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫(kù)，使用戶(hù)可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。 此外， Quartus II 通過(guò)和 DSP Builder 工具與 Matlab/Simulink 相 結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開(kāi)發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開(kāi)發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開(kāi)發(fā)平臺(tái)。目前 Altera 已經(jīng)停止了對(duì) Maxplus II 的更新支持， Quartus II 與之相比不僅僅是支持器件類(lèi)型的豐富和圖形界面的改變。 Altera Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境 , 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來(lái)越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于 Inter 的協(xié)作設(shè)計(jì)。改進(jìn)了軟件的 LogicLock 模塊設(shè)計(jì)功能，增添 了 FastFit 編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。 Quartus II 主要特點(diǎn) 1).Quartus II 支持其他公司所提供的 EDA 工具接口。 3).提供豐富的庫(kù)單元供設(shè)計(jì)者調(diào)用，其中包括 74系列的全部器件和多種特殊的邏輯功能器件。 本科畢業(yè)設(shè)計(jì)說(shuō)明書(shū)（論文） 第 11 頁(yè) 共 26 頁(yè) 3 設(shè)計(jì)思路與系統(tǒng)結(jié)構(gòu) 作為現(xiàn)代集成電路設(shè)計(jì)的重點(diǎn)與熱點(diǎn)， FPGA設(shè)計(jì)一般采用自頂向下、由粗到細(xì)、逐步求精的方法。自頂 向下是將數(shù)字系統(tǒng)的整體逐步分解為各個(gè)子系統(tǒng)和模塊，若子系統(tǒng)規(guī)模較大則進(jìn)一步分解為更小的子系統(tǒng)和模塊，層層分解，直至整個(gè)系統(tǒng)中各子模塊關(guān)系合理、便于設(shè)計(jì)實(shí)現(xiàn)為止。 課題研究的內(nèi)容 1)、設(shè)計(jì)一個(gè)可容納 4組參賽的數(shù)字式搶答器，每組設(shè)一個(gè)按鈕，供搶答使用。 3)、設(shè)置一個(gè)主持人 “ 復(fù)位 ” 按鈕。 5)、設(shè)置一個(gè)計(jì)分電路，每組開(kāi)始預(yù)置 100分，由主持人記分，答對(duì)一次加 10分，答錯(cuò)一次減 10分。在設(shè)計(jì)過(guò)程中先將系統(tǒng)模塊化，然后逐步實(shí)現(xiàn)，系統(tǒng)設(shè)計(jì)原理圖如圖 4。 功能分析 判斷模塊：該模塊用以判斷各選手搶答的先后，記錄最先搶答的選手號(hào)碼并不再接受其它輸入信號(hào)。 轉(zhuǎn)換模塊：該模塊用來(lái)將搶答選手的信息轉(zhuǎn)換為二進(jìn)制數(shù)，以便譯碼顯示。該模塊主要完成兩個(gè)任務(wù)：掃描信號(hào)的建立和數(shù)碼管的選擇 [13]。 譯碼與顯示模塊：對(duì)數(shù)據(jù)進(jìn)行譯碼送出數(shù)碼管顯示。二進(jìn)制數(shù)主要記錄最先搶答的選手號(hào)碼和時(shí)間信號(hào)，顯示結(jié)果由3個(gè)數(shù)碼管經(jīng)過(guò)掃描信號(hào)依次點(diǎn)亮 [14,15]。各個(gè)模塊存 MAX+PLUSⅡ環(huán)境下用 VHDL語(yǔ)言來(lái)實(shí)現(xiàn)，頂層文件采用原理圖輸入。 LOCKB模塊是鎖存器模塊，在任一選手按下按鍵后鎖存，鎖存的同時(shí)送出 AIM信號(hào)。 COUNT模塊是定時(shí)模塊，實(shí)現(xiàn)答題倒計(jì)時(shí)，在計(jì)滿(mǎn) 100S后送出報(bào)警提示。設(shè)計(jì)時(shí)先將低位從 9開(kāi)始逐一自減，當(dāng)?shù)?0時(shí)高位自減 1，也就是低位每減少 1O，高位就減少 1。 CH31A模塊為掃描模塊，輪流送出需要顯示的數(shù)據(jù)。 圖 5 搶答器的頂層原理圖 CH41A模塊是搶答結(jié)果轉(zhuǎn)換模塊，將搶答結(jié)果轉(zhuǎn)換為二進(jìn)制數(shù)。 SEL模塊為片選模塊。此模塊相當(dāng)一個(gè)計(jì)數(shù)器，在時(shí)鐘下自加。 本科畢業(yè)設(shè)計(jì)說(shuō)明書(shū)（論文） 第 14 頁(yè) 共 26 頁(yè) 5 電子搶答器的仿真 采用 EDA 開(kāi)發(fā) T具 MAX+PLUSⅡ?qū)Ω鱾€(gè)模塊的 VHDL 源程序及頂層電路進(jìn)行編譯、邏輯綜合，并對(duì)各個(gè)模塊以及 頂層電路都進(jìn)行了波形仿真。圖 3 是頂層電路模塊整體的仿真波形， CK1 為系統(tǒng)時(shí)鐘，CI K2 為動(dòng)態(tài)掃描時(shí)鐘， h 為主持人控制開(kāi)始鍵，高電平有效； 4 表示搶答選手號(hào)，低電平有效； sound 為 100S 超時(shí)報(bào)警； qh [3..0]、 q1[3..0]為 100 S 計(jì)時(shí)顯示， qh[3..0]為十位， ql[3..0]為個(gè)位； q[7..O]搶答選手的段碼。 ql[3..0]個(gè)位看不清楚 )，當(dāng) qh[3..O]和 ql[3..O]減到 0 時(shí)說(shuō)明 100S 的時(shí)間已到， sound 信號(hào)變成高電平．報(bào)警器報(bào)警，選手停止答題。仿真結(jié)束后，進(jìn)行管腳鎖定，在 pin location／ chip 中添加輸人輸 m 端可用的引腳編號(hào)，并編譯通過(guò)，最后通過(guò) Byteblaster 編程電纜下載文件，將所設(shè)計(jì)的內(nèi)容下載到 FI EX10K 系列 EPF10K10LC84— 4器件進(jìn)行測(cè)試。 仿真圖及其功能說(shuō)明： Ch31a 模塊： 圖 6 Ch31a模塊仿真波形 此模塊為掃描模塊，此時(shí) sel 相當(dāng)于一個(gè)計(jì)數(shù)器，當(dāng) sel 為 000 時(shí)，輸出 d1， sel為 001 時(shí)，輸出 d2， sel 為 010 到 110 時(shí)，輸出 1111， sel 為 111 時(shí)，輸出 d3。由仿真圖可見(jiàn)，當(dāng) d1搶答成功時(shí)，顯示 0001， d2 搶答成功時(shí)，顯示 0010， d3 搶答成功時(shí)顯示 0011， d4搶答成功時(shí)顯示 0100.，無(wú)人搶答時(shí)顯示 1111。 Count 模塊： 圖 9 Count 模塊仿真波形 此模塊實(shí)現(xiàn)倒計(jì)時(shí)功能，初始時(shí)為 0000，當(dāng)上升沿到來(lái)時(shí)低位從 1001 開(kāi)始自減1，減到 0000 時(shí)高位開(kāi)始從 1001 自減 1，知道最后低位、高位都為 0。當(dāng) clk 上升沿到來(lái)時(shí)，將 d1 賦值給