【正文】 RT( CLK:IN STD_LOGIC。 BEGIN PROCESS(CLK,LOAD,CLR,EN) BEGIN IF CLR = 39。039。 END IF。 END rtl。 秒個(gè)位 SEC1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 DATAIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN 元件例化 CLK0 = NOT CLK。 USE 。 2 WHEN0011=DOUT7=1001111。 d WHEN1011=DOUT7=1011100。并進(jìn)一步熟練了對(duì) QuartusII 軟件的操作。 ：狀態(tài)控制電路模塊controller，數(shù)據(jù)裝載電路模塊 loader，最后加上計(jì)時(shí)器模塊。北京：電子工業(yè)出版社， 20xx [5]陳榮，陳華 . VHDL 芯片設(shè)計(jì) . 北京：機(jī)械工業(yè)說出版社， 20xx [6]王誠，吳繼華，范麗珍 . Altera FPGA/CPLD 設(shè)計(jì)：基礎(chǔ)篇 . 北京：人民郵電出版社， 20xx 。總之，通過這次的設(shè)計(jì)，進(jìn)一步了解了 EDA 技術(shù)，收獲很大，對(duì)軟件編程、排錯(cuò)調(diào)試、相關(guān)儀器設(shè)備的使用技能等方面得到較全面的鍛煉和提高。 END ARCHITECTURE rtl。 8 WHEN1001=DOUT7=1101111。 0 WHEN0001=DOUT7=0000110。 END rtl。 SIGNAL S2:STD_LOGIC。 EN:IN STD_LOGIC。 18 LOAD,CLR:IN STD_LOGIC。 DATA:IN STD_LOGIC_VECTOR(15 DOWNTO 0)。 END PROCESS。 否則自動(dòng)減 1 END IF。 ELSIF CLK39。 END t6。 USE 。139。139。 THEN 當(dāng) CLR 高電平，數(shù)據(jù)變?yōu)?0000 TMP= 0000。 CLR：清除數(shù)據(jù) EN:IN STD_LOGIC。 END CASE。 BEGIN LOAD=LD_TEST OR LD_DONE OR LD_CLK。 LD_CLK:IN STD_LOGIC。 END CASE。 THEN 設(shè)置計(jì)時(shí)完成 NXT=DONE_MSG。 AND DONE=39。139。 WHEN DONE_MSG= 完成信息顯示狀態(tài) LD_DONE=39。 CASE CUR IS WHEN LAMP_TEST= 譯碼器顯示測(cè)試狀態(tài) LD_TEST=39。 將 IDLE 載入 NXT LD_TEST=39。139。 THEN 復(fù)位時(shí)設(shè)置時(shí)間變?yōu)榈碗娖? SET_T0 = 39。 ELSE DATATMP(3 DOWNTO 0) = DATATMP(3 DOWNTO 0) + 1。 THEN 設(shè)置秒的十位 IF DATATMP(7 DOWNTO 4) = 0101 THEN 5 自動(dòng)跳轉(zhuǎn)到 0 DATATMP(7 DOWNTO 4) = 0000。139。EVENT AND KEY(3) = 39。 如果不是，遇到上邊沿則自動(dòng)跳轉(zhuǎn)下一狀態(tài) END IF。 12 SIGNAL SET_T0: STD_LOGIC。 指示數(shù)據(jù)裝載電路載入的用于測(cè)試的數(shù)據(jù) LD_CLK:OUT STD_LOGIC。 復(fù)位信號(hào) KEY: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。由六進(jìn)制計(jì)數(shù)器和十進(jìn)制計(jì)數(shù)器級(jí)聯(lián)構(gòu)成的計(jì)時(shí)模塊原理圖如圖 6 所示。當(dāng) L_CLK 有效時(shí)，輸出TEST/LD_TEST RESET 初 始 狀 態(tài)IDLE SET_ CLOCK LAMP_TEST DONE_MSG TIMER STARTamp。其中，輸出信號(hào) LD_DONE 指示數(shù)據(jù)裝載電路載入的烹調(diào)結(jié)束的狀態(tài)信息的顯示的驅(qū)動(dòng)信息數(shù)據(jù)； LD_CLK 顯示數(shù)據(jù)裝載電路的設(shè)置的時(shí)間數(shù)據(jù)； LD_TEST 指示數(shù)據(jù)裝載電路 載入的用于測(cè)試的數(shù)據(jù)，以顯示驅(qū)動(dòng)信息數(shù)據(jù)； COOK 指示烹飪的狀態(tài)，并提示計(jì)時(shí)器進(jìn)行減法計(jì)算；KEY 為定時(shí)時(shí)間輸入信號(hào)，用于設(shè)置烹飪時(shí)間的長短，其高到低分別表示時(shí)間分、秒的十位、個(gè)位。譯碼器，就是負(fù)責(zé)將各種顯示信息的 BCD 轉(zhuǎn)換成七段數(shù)碼管顯示的驅(qū)動(dòng)信息編碼。工作時(shí)首先進(jìn)行烹調(diào)時(shí)間設(shè)置，并使用數(shù)碼管顯示時(shí)間信息，設(shè)要求最長的烹調(diào)時(shí)間為 59 分 59 秒，時(shí)間設(shè)置完畢后系統(tǒng)自動(dòng)回到初始狀態(tài)；按開始烹調(diào)按鍵進(jìn)入烹調(diào)狀態(tài)，時(shí)間顯示數(shù)碼管按每秒減 1 的倒計(jì)時(shí)方式顯示剩余烹調(diào)時(shí)間；烹調(diào)結(jié)束后，系統(tǒng)回到復(fù)位狀態(tài)。他省時(shí)、省電、方便和衛(wèi)生，作為現(xiàn)代的烹飪工具，微波爐的控制器體現(xiàn)著他的重要性能指標(biāo)。微波爐由 2450MHz 的超高頻來加熱食物。 4 第四章 設(shè)計(jì)思想 微波爐定時(shí) 器的工作過程 上電后，系統(tǒng)處于復(fù)位狀態(tài)。 5 第五章 設(shè)計(jì)內(nèi)容 微波爐控制器的功能設(shè)計(jì)要求，本系統(tǒng)可由一下 4 個(gè)模塊組成：①狀態(tài)控制器 KZQ；②數(shù)據(jù)裝載器 ZZQ；③烹調(diào)計(jì)時(shí)器 JSQ；④顯示譯碼器 YMQ47；狀態(tài)控制電路，其功能是控制微波爐工作過程中的狀態(tài)轉(zhuǎn)換，并發(fā)出相關(guān)控制信號(hào)；數(shù)據(jù)裝載電路，其功能是根據(jù)控制信號(hào)選擇定時(shí)時(shí)間， 測(cè)試數(shù)據(jù)或計(jì)時(shí)完成信息的載入；計(jì)時(shí)器電路，其功能是對(duì)時(shí)鐘進(jìn)行減法計(jì)數(shù)，提供烹調(diào)完成時(shí)的狀態(tài)信號(hào)。 狀態(tài)控制電路模塊 狀態(tài)控制器的功能根據(jù)輸入信號(hào)和自身當(dāng)時(shí)所處的狀態(tài)完成狀態(tài)的轉(zhuǎn)換和接通電源 初始狀態(tài) 時(shí)間設(shè)置 顯示 8888 烹調(diào) 完成 SET_T TEST? START? 時(shí) 間到？ N Y N Y N Y N Y 圖 2 工作流程圖 7 輸出相應(yīng)的控制信號(hào)，其模塊框圖如圖 3 所示。 圖 5 數(shù)據(jù)裝載電路模塊框圖 當(dāng) LD_DONE 有效時(shí)，輸出烹調(diào)結(jié)束的信息數(shù)據(jù)數(shù)據(jù)。 計(jì)時(shí)器模塊 電路計(jì)時(shí)模塊可以由十進(jìn)制減法計(jì)數(shù)器和六進(jìn)制減法計(jì)數(shù)器級(jí)聯(lián)組成，其中，兩個(gè)十進(jìn)制的減法計(jì)數(shù)器用于分、秒的個(gè)位減法計(jì)數(shù)，兩個(gè) 六進(jìn)制的減法計(jì)數(shù)器用于分、秒的十位減法計(jì)數(shù)。 ENTITY controllor IS PORT( RESET:IN STD_LOGIC。 指示烹調(diào)狀態(tài)，提示計(jì)時(shí)器開始計(jì)數(shù) LD_TEST:OUT STD_LOGIC。 2 個(gè)信號(hào)：下一狀態(tài)、當(dāng)前狀態(tài) SIGNAL DATATMP:STD_LOGIC_VECTOR(15 DOWNTO 0)。 THEN CUR=NXT。 ELSE IF KEY(3)39。EVENT AND KEY(2) = 39。139。 THEN