eda數(shù)字鐘設(shè)計(jì)(存儲(chǔ)版)
【正文】 ………………………………… 11 ……………………………………………………………… …………… . 11 ……………………………………………………………………… ... 12 …………………………………………………………………………… 12 更多論文 3 vEDA數(shù)字鐘設(shè)計(jì) 中文摘要：數(shù)字鐘學(xué)習(xí)的目的是掌握各類計(jì)數(shù)器及它們相連的設(shè)計(jì) 方法；掌握多個(gè)數(shù)碼管顯示的原理與方法；掌握 FPGA技術(shù)的層次化設(shè)計(jì)方法；掌握用 VHDL 語言的設(shè)計(jì)思想以及整個(gè)數(shù)字系統(tǒng)的設(shè)計(jì)。兩者設(shè)計(jì)方式，功能實(shí)現(xiàn)方面都差不多，作品中選擇的是方案一。 end 6。) then if(q=5) then q=000。 圖 13 library ieee。 when 001=cout:=b。 更多論文 6 end rtl。 when 0001=q=0000110。 when1001=q=1101111。如圖 16所示。 architecture rtl of t10 is signal q : std_logic_vector(3 downto 0)。139。 else ca=39。 圖 17 library ieee。 begin p1 : process(en,clk,res) begin if(clk39。) then if(q=5) then q=0000。039。 圖 18 library ieee。 architecture rtl of t101 is 更多論文 11 signal q : std_logic_vector(3 downto 0)。139。 end process p1。 CNT61模塊的設(shè)計(jì) 六進(jìn)制計(jì)數(shù)器，輸出分的各位。 ca : out std_logic。039。 end if。 end process p2。 entity t23 is port(en2,en,res,clk : in std_logic。 elsif(clk39。 bout=0000。 end if。 end if。139。) then aout=0000。 use 。039。) then if(q=5) then q=0000。139。 entity t61 is output minitute39。 cout=q。 end if。) then q=0000。 jingwei cout : out std_logic_vector(3 downto 0))。 EN 接 CNT6的進(jìn)位 CA，產(chǎn)生正常的時(shí)鐘； EN2 由外部斷口控制，可用來調(diào)節(jié)時(shí)間，高電平有效，輸出將以秒的速度遞增循環(huán)。 p2 : process(q) begin if(q=5) then ca=en。 elsif(en=39。 end。 CNT6模塊設(shè)計(jì) 更多論文 9 即進(jìn)制計(jì)數(shù)器， CLK為秒信號(hào)； RES為復(fù)位信號(hào)，與 CLK同步； EN為選
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