【正文】 顯示主要由 LED數(shù)碼管實(shí)現(xiàn)。同理，根據(jù)組成 0~9這 10 個(gè)字形的要求可以列出 8421BCD 七段譯碼器的真值表，見表 。 WHEN 0010 = LED7S =1011011 。 WHEN 1010 = LED7S =1110111 。 WHEN 1000 = LED7S =1111111 。 ARCHITECTURE one OF DECL7S IS BEGIN PROCESS( A ) BEGIN CASE A IS WHEN 0000 = LED7S =0111111 。若用它驅(qū)動(dòng)共陰極 LED 數(shù)碼管，則輸出應(yīng)為高有效，即輸出高 1 時(shí)，相應(yīng) 顯示段發(fā)光。 setin:密碼設(shè)定標(biāo)志 ，提供密碼設(shè)置信號(hào)。 圖 密碼鎖控制電路仿真結(jié)果圖 基于 FPGA 的電子密碼鎖設(shè)計(jì) 27 接 通 電 源初 始 狀 態(tài)數(shù) 字 鍵 輸 入D A T A _ NK S R C L KM I M A I N功 能 鍵 輸 入D A T A _ FF L A G _ F錯(cuò) 誤 狀 態(tài)報(bào) 警 狀 態(tài)萬 能 密 碼, C Q D ’ E V E N TA N D C Q D = 0D A T A _ F = ” 0 1 0 0” S E T I N = 0O L D = 0A C C 不 等 于R E GA C C = R E GF L A G _ ND A T A _ F = ” 0 00 1 ”Y E SN OY E S Y E SY E S解 鎖 狀 態(tài)E N L O C KY E SN ON ON ON OA C C = 1 0 0 1 1 0 01 1 0 0 1 1 0 0 1 S E T I N設(shè) 置 、 清 楚密 碼Y E SN O 圖 控制模塊的 ASM 圖 的實(shí)現(xiàn) 生成符號(hào)圖 dat a_n[ 3. .0]dat a_f [3. .0]f lag_nf lag_fk s rc lkm im ains et inoldenloc kdat a_bc d[ 15. .0]c trlins t 基于 FPGA 的電子密碼鎖設(shè)計(jì) 28 圖 控制模塊電路符號(hào)圖 模塊外部信號(hào)端口： data_n：數(shù)字輸入端口 ，用于提供數(shù)字輸入信號(hào)。 END IF。 。 QB = 39。EVENT AND CLK = 39。 DATA_N 。 PROCESS(FLAG_N, RST) IS BEGIN IF RST = 39。 THEN R1=R0。 END ENTITY CTRL 。 USE 。 功能按鍵輸入的響應(yīng)控制 （ 1）清除鍵：清除所有的輸入數(shù)字 ，即作歸零動(dòng)作。 n， f：數(shù)字、功能按鍵譯碼值的寄存器 ，用于存儲(chǔ)數(shù)字、功能按鍵譯碼后的值。 data_n：數(shù)字輸出端口 ，為數(shù)字的輸出提供信號(hào)。 7 WHEN 10101 = N = 1000 。 THEN CASE Z IS WHEN 11101 = N = 0000 。 譯碼電路 在密碼輸入電路中，按鍵又分為數(shù)字按鍵和文字按鍵，每一個(gè)按鍵可能負(fù)責(zé)不同的功能，例如清除鍵、上鎖鍵和解鎖鍵等。 產(chǎn)生鍵掃信號(hào) ***“00011011”, 大約 16 Hz C_DEBOUNCE = Q(1) 。 SIGNAL SEL: STD_LOGIC_VECTOR (3 DOWNTO 0)。 END IF 。 AND PRN=39。 ARCHITECTURE ART OF DCFQ IS BEGIN PROCESS (CLK, CLRN, PRN) BEGIN IF CLRN=39。 D_OUT = NOT (D1 AND NOT D0)。 THEN D0 = NOT Q1。139。 END ENTITY DEBOUNCING 。 (3) 在觸發(fā)器之前，接上 ANDNOT 之后， SR 的組態(tài)如表 所示。 如果調(diào)整抽樣頻率 (如圖 所示 )，可以發(fā)現(xiàn)彈跳現(xiàn)象獲得了改善。 按鍵輸入 CLK_SCAN: OUT STD_LOGIC_VECTOR (3 DOWNTO 0) 。圖 是一個(gè) 34 矩陣式鍵盤的面板配置圖，其中數(shù)字 0～ 9 作為密碼數(shù)字輸入按鍵， *作為 “上鎖 ”功能按鍵， 作為 “解鎖 /清除 ”功能按鍵。開發(fā)板鍵盤具有低成本、可靠性高、構(gòu)成 電路簡單、技術(shù)成熟和應(yīng)用廣泛等特點(diǎn)，因此將其應(yīng)用到通用電子密碼鎖中還是比較適宜的。 數(shù)字電子密碼鎖的顯示信息電路可采用 LED 數(shù)碼管顯示和液晶屏幕顯示兩種。 （ 3）密碼更改：按下此鍵時(shí)會(huì)將目前的數(shù)字設(shè)定成新的密碼。 雖然 采用數(shù)字密碼鎖電路的好處是設(shè)計(jì)簡單 ，但是由于其是純電路實(shí)際，在系統(tǒng)運(yùn)行時(shí)，延時(shí)會(huì)比較嚴(yán)重。 其中 a 為基數(shù)， i 為位數(shù)， a 和 i 的選取應(yīng)該滿足 NT≥NTL ， a=2， 3， 4， 10，基于 FPGA 的電子密碼鎖設(shè)計(jì) 10 12， 14， 16。故 NT 應(yīng)有合理的上限和下限。這是用 VHDL 語言設(shè)計(jì)基于 FPGA 的電子密碼鎖設(shè)計(jì) 8 系統(tǒng)硬件的最突出的優(yōu)點(diǎn)。通過配置技術(shù)，可以選取多種不同的結(jié)構(gòu)體，以便對 一個(gè)設(shè)計(jì)任務(wù)采用仿真工具進(jìn)行多種配置的性能實(shí)驗(yàn)。 基于 FPGA 的電子密碼鎖設(shè)計(jì) 7 庫 庫是經(jīng)編譯后的實(shí)體、結(jié)構(gòu)體、包集合和配置的集合。VHDL 的設(shè)計(jì)流程如 圖。解決的方法是系統(tǒng)行為仿真時(shí)可以使用高級語言自己建立一個(gè)模型或者調(diào)用廠家?guī)熘刑峁┑男袨榧壞Ｐ?，功能仿真時(shí)調(diào)用行為級模型，時(shí)序仿真時(shí)調(diào)用門級模型。上述的 FPGA 系統(tǒng)設(shè)計(jì)中的系統(tǒng)實(shí)際上是指系統(tǒng)級和算法級，而 “RTL級描述 ”主要是指 RTL 級行為域的描述。有必要檢查和修改的地方有 RTL 級描述、系統(tǒng)方案、約束和測試激勵(lì)等?；诂F(xiàn)場可編程邏輯門陣列 FPGA 器件的電子密碼鎖，用 FPGA 器件構(gòu)造系統(tǒng)，所有算法完全由硬件電路來實(shí)現(xiàn)，使得系統(tǒng)的工作可靠性大為提高。 20 世紀(jì) 80 年代后，隨著電子鎖專用集成電路的出現(xiàn)，電子鎖的體積縮小，可靠性提高，成本較高，是 適合使用在安全性要求較高的場合，且需要有電源提供能量，使用還局限在一定范圍，難以普及，所以對它的研究一直沒有明顯進(jìn)展。隨著電子技術(shù)的發(fā)展，各類電子產(chǎn)品應(yīng)運(yùn)而生，電子密碼鎖就是其中之一。由于 FPGA 具有 ISP 功能，當(dāng)用戶需要更改時(shí)，如增 加口令位數(shù)和更改口令權(quán)限管理時(shí)，只需更改 FPGA 中的控制和接口電路，利用 EDA 工具將更新后的設(shè)計(jì)下載到 FPGA 中即可，無需更改外部電路，這就大大提高了設(shè)計(jì)效率。 電子密碼鎖系統(tǒng)主要由電子鎖體、電子密匙等部分組成，一把電子密匙里能存放多組開鎖密碼，用戶在使用過程中能夠隨時(shí)修改開鎖密碼，更新或配制鑰匙里開鎖密碼。由于 FPGA 具有現(xiàn)場可編程功能，當(dāng)設(shè)計(jì)需要更改時(shí)，只需更改 FPGA中的控制和接口電路，利用 EDA 工具將更新后的設(shè)計(jì)下載到 FPGA 中即可，無需更改外部電路的設(shè)計(jì)，大大提高了設(shè)計(jì)的效率。電子密碼鎖與普通機(jī)械鎖相比，具有許多獨(dú)特的優(yōu)點(diǎn)：保密性好，防盜性強(qiáng)，可以不用鑰匙，記住密碼即可開鎖等。 關(guān)鍵詞： 電子密碼鎖； FPGA；硬件描述語言； EDA Abstract With the development of electronic technology, electronic password lock with burglar alarm and other functions replacing less password and poor security mechanical code lock is an inevitable trend. pared electronic password lock with ordinary mechanical locks, it has many unique advantages ： confidentiality, and security in nature, do not use the key, remember password can unlock it etc .Most electronic password locks we used now is based upon SCM technology ,SCM is its mainly device ,and the creating of encoding and decoding devices is the fashion of Software mode. In practical application, the reliability of the system may be worse because of easy running fly of the programme. This paper mainly expatiates a design method of electronic password lock based upon Field Programmable Gate Array device. We use FPGA devices to construct system , all of the algorithm entirely achieved by the hardware circuit , because of FPGA has the function of ISP , when the design needs to be changed We only need to change the control and interface circuit of FPGA,EDA tools are used to download the updated design to FPGA without changing the design of the external circuit , this greatly enhance the efficiency of the design .Therefore , we use FPGA to empolder the digital system has not only high reliability but also extremely convenient of upgrading and improvement .In this paper ,we use EDA technology , Quartus II platform and hardware description language designing an electronic password lock ,and it achieved through an FPGA chip. Key words： electronic password lock； FPGA； hardware description language； EDA I 目 錄 1 緒論 （標(biāo)題部分的格式很多不對，檢查修改） ......................................................... 1 本課題研究的國內(nèi)外現(xiàn)狀及其發(fā)展 .................................................................... 2 本課題研究的目的和意義 .................................................................................... 2 2 關(guān)鍵技術(shù)簡介 ................................................................................................................... 4 FPGA 硬件設(shè)計(jì)描述 .............................................................................................. 4 FPGA 的設(shè)計(jì)流程 .................................................................................... 4 VHDL 語言的基本結(jié)構(gòu) ........................................................................... 6 自上而下（ TOP DOWN）的設(shè)計(jì)方法 .................................................. 7 設(shè)計(jì)語言、仿真平臺(tái)與開發(fā)系統(tǒng) ........................................................................ 8 用 QuartusⅡ進(jìn)行系統(tǒng)開發(fā)的設(shè)計(jì)流程 ...