【正文】 。 下圖是添加完整組件的 SOPC Builder 配置： 圖 48 SOPC Builder 組件設(shè)計(jì) 第 20 頁(yè) 下面詳細(xì)介紹各個(gè)組件添加步驟： 1) 加入 NiosII CPU Core： 雙擊左側(cè)選擇組件欄中的 NiosII Processor，彈出配置對(duì)話框。 CFI(Common Flash Memory Interface)描述了硬件特征與系統(tǒng)軟件的接合協(xié)議，這使得通用的軟件算法適用于全部符合 CFI標(biāo)準(zhǔn)的 Flash 器件。 選擇“ Registered”，點(diǎn)擊“ Finish”完成 添加 ， 如下圖所示： 圖 418 添加 Avalon 總線 7) 加入輸 入 I/O 口： 雙擊左組件欄中的 PeripheralsMicrocontroller PeripheralsPIO(Parallel I/O)。例如，左右鍵控制方塊的橫坐標(biāo)，而向上鍵則會(huì)引起方塊的翻轉(zhuǎn)，向下鍵會(huì)加速方塊的下落??這個(gè)游戲的邏輯比較復(fù)雜的地方有兩點(diǎn) ，一是判斷方塊能否翻轉(zhuǎn)，如何實(shí)現(xiàn)翻轉(zhuǎn)；二是消去滿層，并重新調(diào)整其它方塊的位置。 4. 游戲速度分?jǐn)?shù)更新功能 在用戶進(jìn)行游戲過程中，需要按照一定的規(guī)則計(jì)算游戲分?jǐn)?shù)，比如，每消除一行滿行方塊，加 10 分。 4) 方塊自由下落的實(shí)現(xiàn) 判斷方塊能否自由下落，需要滿足以下兩個(gè)條件： ? 游戲方塊下落過程中，不能超越游戲板的底邊線，否則越界； ? 游戲方塊在下落過程中，游戲底板必須是未被占用的，也就是值為 0，滿足這個(gè)條件，游戲方塊才可以自由下落；否則游戲方塊不能自由下落。 2. DRAW_FK 結(jié)構(gòu)數(shù)組 所有的 游戲方塊均放在一個(gè) 4 4 的數(shù)組中，分別用 1 表示顯示， 0 表示不顯示。 O 型數(shù)組： ■■ □□ ■■ □□ ■■ □□ ■■ □□ ■■ □□ ■■ □□ 。 定義一個(gè) 17 14 的游戲底板的數(shù)組，游戲底板顯示的實(shí)際區(qū)域?yàn)?16 12 的數(shù)組，其他多出的定義數(shù)組作為底板的邊框，是為了防止游戲方塊 變形 后 溢出而設(shè)置的。 2) 右移的控制實(shí)現(xiàn) 判斷方塊能否右移，也要滿足以下兩個(gè)條件： ? 游戲方塊整體右移一位后，游戲方塊不 能超越游戲底板的右邊線，否則越界； ? 在游戲方塊有值為 1 的位置時(shí)，游戲底板必須是沒有被占用的，也就是值為 0 滿足右移的條件后，清除右移的游戲方塊，并且在右移一位的位置，重新顯示此游戲方塊；否則游戲方塊則不執(zhí)行右移。 2. 游戲方塊控制功能 通過各種條件的判斷實(shí)現(xiàn)對(duì)游戲方塊左移、右移和旋轉(zhuǎn)的操作，以及滿行消除的功能。如下圖所示： 圖 54 俄羅斯方塊游戲邏輯圖 對(duì)于俄羅斯方塊這個(gè)游戲來說，邏輯大致是以下的模式： 隨機(jī)產(chǎn)生一個(gè)方塊，它會(huì)定時(shí)地往下落，碰到底部有其它方塊或地圖邊界，就固定下來，然后產(chǎn)生另一個(gè)方塊，重復(fù)上述過程。 本設(shè)計(jì)中，需要加入一個(gè) Avalon 三態(tài)總線橋 ，以供 Flash 使用。選用所有的默認(rèn)設(shè)置，點(diǎn)擊“ Finish”完成添加，如下圖所示： 圖 412 添加 JTAF UART 圖 413 創(chuàng)建 JTAF UART 第 23 頁(yè) 4) 加入 UART 組件： 雙擊左側(cè)選擇組件欄中的 interface ProtocolsSerialUART(RS232 Serial Port)。 使用 SOPC 技術(shù)解決 VGA 顯示精細(xì)圖像的問題，把 Nios CPU 和 VGA 控制器放在同一片 FPGA 中，通過硬件結(jié)構(gòu)圖可以清晰展現(xiàn)硬件結(jié)構(gòu)設(shè)計(jì)，如下圖所示： 圖 41 俄羅斯方塊硬件結(jié)構(gòu)圖 第 15 頁(yè) Quartus II 開發(fā)流程如下圖所示： 設(shè) 計(jì) 輸 入綜 合布 局 、 布 線編 程 、 配 置仿 真時(shí) 序 分 析 時(shí) 序 逼 近工 程 變 動(dòng) 管 理調(diào) 試 圖 42 Quartus II 開發(fā)流程圖 基于 Nios II 的硬件開發(fā)設(shè)計(jì) 首先安裝好系統(tǒng)設(shè)計(jì)所需的軟件，本設(shè)計(jì)開發(fā)采用的是 Quartus II 和 Nios II IDE Quartus II 軟件設(shè)計(jì) Quartus II 軟件后，要進(jìn)行軟件破譯，也就是進(jìn)行 的配置 破解器可以從各大網(wǎng)站進(jìn)行下載，型號(hào)匹配，即可破解成功，破解成功后，如下圖所示： 第 16 頁(yè) 圖 43 License 破解圖 破解成功后，需要安裝 USB 驅(qū)動(dòng)程序，安裝目錄如下： C:\altera\80\quartus\drivers\usbblaster\x32，安裝成功后點(diǎn)擊 Hardware Settings界面如下： 圖 44 Hardware Setting 設(shè)置圖 第 17 頁(yè) 2. 軟件在破解成功后，便可以使用了 在使用 Quartus II 設(shè)計(jì)軟件之前，需先建立設(shè)計(jì)模塊的工程（ Project）單擊菜單“ FileNew Project Wizard...”，工程建立的芯片設(shè)置如下圖所示： 由于所使用的開發(fā)板 DE270 開發(fā)板的芯片類型是 Cyclone II EP2C70F896C6，故這里就選擇使用這個(gè)芯片 圖 45 芯片設(shè)置圖 3. 工程設(shè)計(jì) 通過 SOPC Builder 添加工程所需組件，在后面做詳細(xì)介紹。 // VGA Red[9:0] output [9:0] oVGA_G。上層模塊收到底層模塊的當(dāng)前坐標(biāo)，算出 RGB 傳給底層模塊。 VGA 的標(biāo)準(zhǔn)參考顯示時(shí)序如 下 圖所示。 VGA 工業(yè)標(biāo)準(zhǔn)要求的頻率： 時(shí)鐘頻率： (像素輸出的頻率 ) 行頻： 31469Hz 場(chǎng)頻： （每秒圖像刷新頻率） VGA 色彩顯示 RGB 色彩模式是工業(yè)界的一種顏色標(biāo)準(zhǔn)，是通過對(duì)紅 (R)、綠 (G)、藍(lán) (B)三個(gè)顏色 通道的變化以及它們相互之間的疊加來得到各式各樣的顏色的， RGB 即是代表紅、 綠、藍(lán)三個(gè)通道的顏色，通過三種基本顏色亮度值從 0~255 不同產(chǎn)生出其他各種顏色，這種模式叫加色模式。有些不帶 VGA 接口而帶有 DVI(Digital Visual Interface 數(shù)字視頻接口）接口的顯卡，也可以通過一個(gè)簡(jiǎn)單的轉(zhuǎn)接頭將 DVI 接口轉(zhuǎn)成 VGA 接口，通常沒有 VGA 接口的顯卡會(huì)附贈(zèng)這樣的轉(zhuǎn)接頭。 Verilog HDL 的功能強(qiáng)可以滿足各個(gè)層次設(shè)計(jì)人員的需要。 Verilog HDL 是目前應(yīng)用最為廣泛的硬件描述語(yǔ)言 。這種設(shè)計(jì)方式 , 更加方便了各類系統(tǒng)的調(diào)試。 SOPC Builder 評(píng)估 自動(dòng)系統(tǒng)開發(fā)工具提供了強(qiáng)大的開發(fā)平臺(tái)，可構(gòu)成包括處理器、外設(shè)和存儲(chǔ)器接口等常用系統(tǒng)組成的總線系統(tǒng)。 第 6 頁(yè) 開發(fā)環(huán)境 1. Quartus II Quartus II 是 Altera 公司的綜合性 PLD 開發(fā)軟件，支持原理圖、 VHDL、VerilogHDL 以及 AHDL（ Altera Hardware Description Language） 等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程。這使得 FPGA 靈活的硬件設(shè)計(jì)與處理器的強(qiáng)大軟件功能有機(jī)地結(jié)合在一起，高效地實(shí)現(xiàn) SOPC 系統(tǒng)。SOPC（ System on a Programmable Chip）成為可編程片上系統(tǒng)，是 Altera 公司提出的一種靈活、高校的 SOC 解決方案，是一種新的軟硬件協(xié)同設(shè)計(jì)的系統(tǒng)設(shè)計(jì)技術(shù)。對(duì)比 Nios，它的第二代 Nios II處理器更是青出于藍(lán)而勝于藍(lán)。 簡(jiǎn)要介紹一下國(guó)內(nèi)外的幾款 Nios開發(fā)實(shí)例： ①無線閱讀器 把 Nios嵌入低成本 FPGA Cyclone中，有小型化和低功耗兩大特點(diǎn)，執(zhí)行數(shù)據(jù)處理和無線接收的功能。 Nios II處理器能通過 Quartus II開發(fā)軟件中的 SOPC Builder系統(tǒng)開發(fā)工具添加到設(shè)計(jì)者的系統(tǒng)中。一種是 Nios II/f，快速型；第二種是 Nios II/s，標(biāo)準(zhǔn)型；第三種是 Nios II/e，經(jīng)濟(jì)型。最近幾年出現(xiàn)了在 FPGA 片內(nèi)實(shí)現(xiàn)的軟核 CPU。盡管 IC 的速度可以很高、功耗可以很小，但由于 PCB 板中IC 芯片之間的連線延時(shí)、 PCB 板可靠性以及重量等因素的限制，整機(jī)系統(tǒng)的性能受到了很大的限制。 II 2C70，并完全承襲了 Altera DE2 多媒體平臺(tái)豐富的多媒體、儲(chǔ)存及網(wǎng)絡(luò)等應(yīng)用接口的優(yōu)點(diǎn)。隨著高性能系統(tǒng)對(duì)系統(tǒng)復(fù)雜度、處理速度、功耗、功能多樣化的要求，在現(xiàn)代信息處理與通信系統(tǒng)如網(wǎng)絡(luò)、多媒體、移動(dòng)通信和其它電子系統(tǒng)中迫切需要開發(fā)高性能的片上系統(tǒng)。 II 2C70，并完全承襲了 Altera DE2 多媒體平臺(tái)豐富的多 媒體、儲(chǔ)存及網(wǎng)絡(luò)等應(yīng)用接口的優(yōu)點(diǎn)。談到游戲軟件，大多數(shù)人都認(rèn)為其神妙莫測(cè)，高不可及，而一般游戲軟件也確實(shí)具有很高的技術(shù)難度，隨著開發(fā)工具及軟件開發(fā)方法學(xué)的不斷發(fā)展，動(dòng)手開發(fā)游戲也不是十分困難的。 NIOS IDE 中 并采用 C 語(yǔ)言設(shè)計(jì)了運(yùn)行于該系統(tǒng)上的俄羅斯方塊游戲。 在構(gòu)造基于 NIOS II 嵌入式處理器的俄羅斯方塊游戲系統(tǒng)中， 通過軟核中的 VGA 顯示與 DE270 開發(fā)板 的硬件連接， 成功的在顯示器上進(jìn)行游戲運(yùn)行。這個(gè)游戲 有的簡(jiǎn)單，有的復(fù)雜，但其根本原理是一樣的：都是對(duì)運(yùn)動(dòng)的方塊進(jìn)行組合，來訓(xùn)練玩家的反應(yīng)能力。 采用 Altera DE270 最新多媒體開發(fā)平臺(tái) ，該平臺(tái) 配備了數(shù)量高達(dá) 70,000 個(gè)邏輯單元的 Altera Cyclone174。由于 PCB 板中各種 IC 芯片之間的連線延遲較大，再加上 PCB 板體積大、重量大、可靠性差等原因，使得整機(jī)系統(tǒng)的性能及可靠性受到嚴(yán)重影響。 Altera DE270 多媒體開發(fā)平臺(tái)配備了數(shù)量高達(dá) 70,000 個(gè)邏輯單元的 Altera Cyclone174。 IC 芯 片是通過印刷電路板(PCB)等技術(shù)實(shí)現(xiàn)整機(jī)系統(tǒng)的。 本題研究的 基礎(chǔ)： 游戲電子產(chǎn)品屬于嵌入式應(yīng)用的一個(gè)重要門類，嵌入式系統(tǒng)的核心是 CPU，以往采用的嵌入式 CPU 都是硬核器件，比如摩托羅拉 公司的 Coldfire, PowerPC等。 Nios II脫胎于 Nios，并分化出 7三個(gè) 版本。如果邏輯資源充裕，那么快速版本顯然是首選。有這樣美味的免費(fèi)大餐可以吃，相信今后會(huì)有越來越多的人會(huì)加入 Nios II開發(fā)者的行列。 可以說， Nios是相當(dāng)成功的。 近年來 SOPC 技術(shù)已成為備受眾多中小企業(yè)、研究所和大 學(xué) 院校青睞的設(shè)計(jì)技術(shù)。這種 SOPC 系統(tǒng)是指在 FPGA 中預(yù)先植入處理器。 本設(shè)計(jì)是基于 FPGA 嵌入 IP 軟核 的應(yīng)用 ，在硬件設(shè)計(jì)中植入 NIOS II 軟核處理器，根據(jù)俄羅斯方塊的設(shè)計(jì)要求，對(duì) 對(duì) NIOS II 及其外圍設(shè)備進(jìn)行構(gòu)建 。 SOPC Builder能夠定制常用的 SOPC Builder 組件、 IP 核，高效地連接外部處理器和 SOPC Builder可用 IP 庫(kù)，自動(dòng)生成系統(tǒng) HDL，形成優(yōu)化的系統(tǒng)架構(gòu)。而且 , SOPC Builder 還提供了標(biāo)準(zhǔn)的接口方式 ,以便用戶將自己的外圍電路做成 Nios Ⅱ 軟核可以添加的外設(shè)模塊。由于 Verilog HDL 語(yǔ)言具有簡(jiǎn)潔、高效、易用、功能強(qiáng)大等優(yōu)點(diǎn)，因此，逐漸被眾多設(shè)計(jì)者接受了喜愛。 概括地說， Verilog HDL 語(yǔ)言 具有以下一些特點(diǎn)： ? 既適于可綜合的電路設(shè)計(jì)，也可勝任電路與系統(tǒng)的仿真； ? 能在多個(gè)層次上對(duì)所設(shè)計(jì)的系統(tǒng)加以描述； ? 靈活多樣的電路描述風(fēng)格，可以進(jìn)行行為描述，也可進(jìn)行結(jié)構(gòu)描述；支持混合建模，在一個(gè)設(shè)計(jì)中，各個(gè)模塊可以在不同的設(shè)計(jì)層次上建模和描述； ? Verilog HDL 的行為描述語(yǔ)句，如 and、 or、 nand 等可方便進(jìn)行門級(jí)結(jié)構(gòu)描述；內(nèi)置各種開關(guān)級(jí)元件，如 pmos、 nmos、 cmos 等，可進(jìn)行開關(guān)級(jí)的建模； ? 用戶定義原語(yǔ) （ UDP） 創(chuàng)建的靈活性； 另外， Verilog HDL 語(yǔ)言易學(xué)易用，可以使設(shè)計(jì)者更快更好地掌握并用于電路設(shè)計(jì)。 VGA 接口是顯卡上應(yīng)用最為廣泛的接口類型，多數(shù)的顯卡都帶有此種接口。每一行掃描結(jié)束時(shí)，用 HS(行同步 )信號(hào)進(jìn)行同步；掃描完所有的行后用 VS(場(chǎng)同步 )信號(hào)進(jìn)行同步。 行時(shí)序和幀時(shí)序都需要產(chǎn)生同步脈沖 (Sync a)、顯示后沿 (Back porch b)、顯示時(shí)序段 (Display interval c)和顯示前沿 (Front porch d)四個(gè)部分。 再設(shè)計(jì)上層模塊，利用點(diǎn)陣或坐標(biāo)繪圖即可。 // VGA SYNC output [9:0] oVGA_R。在此擬用 Nios II系統(tǒng)實(shí)現(xiàn)該游戲，選擇標(biāo)準(zhǔn)VGA 顯示器作為游戲顯示設(shè)備，利用 DE270開發(fā)板的四個(gè)按鍵來實(shí)現(xiàn)控制，其中key3（ Button4控制左移， key2（ Button3）控制右移， key1（ Button2)控制上移，key0（ Button1）控制向下移動(dòng)。如下圖所示： 圖 411 添加 RAM 第 22 頁(yè) 3) 加入 JTAG UART