【正文】 pm。 END ram8。 lpm_widthad : NATURAL )。 lpm_ram_dq_ponent : lpm_ram_dq GENERIC MAP ( intended_device_family = ACEX1K, lpm_address_control = REGISTERED, lpm_indata = REGISTERED, lpm_outdata = UNREGISTERED, lpm_type = LPM_RAM_DQ, lpm_width = 8, lpm_widthad = 9 ) PORT MAP ( address = address, inclock = inclock, data = data, we = we, q = sub_wire0 )。 END COMPONENT。 lpm_type : STRING。139。 RAM8 的 VHDL 源程序： LIBRARY ieee。EVENT AND CLK0 = 39。 SIGNAL CLK0 : STD_LOGIC。 USE 。139。 END PROCESS COM 。039。LOCK=39。139。039。START=39。039。039。 8 位數(shù)據(jù)輸出 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設計 21 END ADCINT。 來自 0809 轉換好的 8 位數(shù)據(jù) CLK : IN STD_LOGIC。 end if。 end process。 begin process(clk)500kHZ begin if clk39。 use 。第一，外圍電路的數(shù)據(jù)采集模塊不夠理想，成為影響波形輸出的主要因素，可以用更好的AD 芯片。 圖 系統(tǒng)頂層原理框圖 系統(tǒng)頂層仿真圖如圖 ： 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設計 14 圖 系統(tǒng)頂層仿真圖 系統(tǒng)引腳鎖定示意圖如圖 所示： 圖 系統(tǒng)各 模塊 VHDL 程序見附錄二。 由 ADC0809 驅動程序生成的 原理圖如圖 所示： 圖 ADCINT ADCINT 仿真圖如圖 所示： 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設計 12 圖 ADCINT 仿真圖 CNT10B 設計 CNT10B 中有一個用于 RAM 的 9 位地址計數(shù)器，它的工作時鐘 CLK0 由 WREN控制： 當 WREN=‘ 1’時， CLK0=LOCK0， LOCK0 來自于 ADC0809 采樣控制器，這時處于采樣允許階段， RAM 的地址鎖存時鐘 inclock=CLKOUT=LOCK0；這樣每當一個LOCK0 的脈沖通過 ADC0809 時采到一個數(shù)據(jù)，并將它存入 RAM 中。 DAC0832 的輸出放大和濾波電路采用 TL082 芯片搭建。 DGND：數(shù)字信號地 。 +5~+15V。 數(shù)據(jù)輸出模塊 系統(tǒng)采用的數(shù)據(jù)輸出為 DAC0832。 VREF（－）：參考電壓負端。 D0－ D7： 8位數(shù)字輸出量引腳。在畫 PCB 的時候，用大面積覆銅，有助于美觀和節(jié)約實驗器材。 VHDL 能從多個層次對數(shù)字系統(tǒng)進行建模和描述，所以大大簡化了電路設計的任務，提高了設計效率。 FPGA 具有體系結構和邏輯單元靈活、集成度高以及適 用范圍寬等特點 ， 在產(chǎn)品研發(fā)和開發(fā)中具有很大的優(yōu)勢 。為了實現(xiàn)數(shù)字系統(tǒng)對這些電模擬量進行檢測、運算和 控制 ， 就需要一個模擬量與數(shù)字量之間的相互轉換的過程 。 6 數(shù)據(jù)輸出模塊 13 第三章 系統(tǒng)軟硬件調(diào)試 ....................................................... 14 結論 ........................................................................ 15 致謝 ........................................................................ 16 參考文獻 .................................................................... 16 英文翻譯 .................................................................... 17 附錄一 線性電源、 FPGA 外圍電路和 FPGA 最小系統(tǒng)連接口 PCB ...................... 18 附錄二 系統(tǒng)各模塊 VHDL 程序 .................................................. 19 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設計 2 摘要 論 文介紹了基于 FPGA 的 數(shù)據(jù)采集 系統(tǒng) 電路 的工作原理和設計過程。它融合了 大規(guī)模集成電路制造急速、 ASIC 測試和封裝技術、 FPGA/CPLD 編程下載技術、自動測試技術、 計算機輔助設計（ CAD）、計算機輔助制造（ CAM）、計算機輔助測試（ CAT）和計算機輔助工程（ CAE） 設計 的 設計 概念 ，為現(xiàn)代電子理論和設計的實現(xiàn)和發(fā)展 提供了可能性 [1]。 目前 FPGA 的品種很多，有 XILINX的 XC系列、 TI公司的 TPC系列、 ALTERA公司的 FIEX系列等。 數(shù)據(jù)采集技術簡介 系統(tǒng)利用 FPGA 直接控制 ADC0809 對模擬信號進行采樣，將轉換好的 8 位二進制數(shù)據(jù)存儲到存儲器中，在完成對模擬信號一個或數(shù)個周期的采樣后，通過DAC0832 的輸出端將數(shù)據(jù)讀取出來。ADC0809 每進行一次比較，即決定數(shù)字碼中的以 為碼的去留操作，需要 8個時鐘的脈沖，而它是 8位 A/D 轉換器，所以它完成一次轉換需要 8*8=64 個時鐘，這樣它的轉換時間為 t=64*（ 1/f）， f 為時鐘頻率。 OE：輸出允許控制端，用以打開三態(tài)數(shù)據(jù)輸出鎖存 器。 系統(tǒng)的數(shù)據(jù)采集模塊部分電路原理圖如圖 所示： 圖 系統(tǒng)數(shù)據(jù)采集模塊電路 當 ALE 高電平有效時，因為 ABC 接的都是低電平，所以選擇的是 IN0 通道。 DAC0832 的主要參數(shù)有： 8位。 WR1：數(shù)據(jù)鎖存器寫選通輸入線，負脈沖（脈寬應大于 500ns）有效。 XFER：數(shù)據(jù)傳輸控制信號輸入線，低電平有效