電子測(cè)量與儀器檢測(cè)實(shí)驗(yàn)報(bào)告(存儲(chǔ)版)
【正文】 00000000。 reg_CLK50M_N = CNTR1_CLK50M。139。 ELSE reg_CPU_RD_Data = ZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZZ。use 。 Test_Syn_Sec_Pulse : OUT std_logic)。 Test_Asyn_Sec_Pulse = Test_Asyn_Sec_Pulse_xhdl2。library IEEE。 CPU_CS : IN std_logic。 SIGNAL CLK_50M : std_logic。 PROCESS VARIABLE xhdl_initial : BOOLEAN := TRUE。 END IF。 xhdl_initial := FALSE。039。 WAIT FOR 10 * xhdl_timescale。$finish39。END Behavioral。 WAIT FOR 5000 * xhdl_timescale。 CPU_RD = 39。039。 Sig_X_In = NOT Sig_X_In。 xhdl_initial := FALSE。 SIGNAL Test_Syn_Sec_Pulse : std_logic。 END COMPONENT。 COMPONENT Test_Freq_Metor_Top PORT ( Sig_X_In : IN std_logic。 Test_Syn_Sec_Pulse_xhdl3 = Syn_Sec_Pulse 。 SIGNAL Test_Syn_Sec_Pulse_xhdl3 : std_logic。 CPU_RD_Data : OUT std_logic _vector(31 DOWNTO 0)。use 。 ELSE reg_CPU_RD_Data = reg_SigX_N 。)。039。 IF (NOT Syn_Sec_Pluse_In = 39。 END PROCESS。 SIGNAL CPU_RD_Data_xhdl1 : std_logic _vector(31 DOWNTO 0)。 CPU_Addr :IN std_logic。use 。139。BEGIN Syn_Sec_Pulse_Out = Syn_Sec_Pulse_Out_xhdl1。use 。 ELSE t = 00000000000000000000000000000000。 SIGNAL reg_Asyn_Sec_Pulse : std_logic。 程序library IEEE。 3*、將Verilog代碼改寫為VHDL的代碼。該模塊的內(nèi)部有兩個(gè)計(jì)數(shù)器，分別是CNTR1_CLK50M和CNTR2_SigX，其中前者對(duì)50M的CLK進(jìn)行計(jì)數(shù)，后者對(duì)待測(cè)信號(hào)X進(jìn)行計(jì)數(shù)。顯示設(shè)備可由led或是12864等簡單、便宜的顯示設(shè)備組成，通過CPU的控制把測(cè)得的數(shù)據(jù)（兩個(gè)計(jì)數(shù)其中的值或是被測(cè)信號(hào)的頻率）顯示出來。這樣，用該計(jì)數(shù)器測(cè)頻，不管頻率高低，其精度是相同的。 學(xué)習(xí)用仿真工具調(diào)試硬件模塊的方法以及用單片機(jī)訪問FPGA的方法。 了解Quartus II或是Maxplus II的使用方法。其工作過程是：單片機(jī)預(yù)置一定寬度（如1s）的閘門脈沖信號(hào)，加至D觸發(fā)器以形成同步閘門信號(hào)T；被測(cè)信號(hào)頻率分兩路加入，一路加至D觸發(fā)器作為CP時(shí)鐘，和預(yù)置閘門一起作用，在Q端形成同步閘門[見圖22中T的波形]，并分別加到主門1和主門2上，將主門2同時(shí)打開；這時(shí)，被測(cè)頻率通過主門1進(jìn)入計(jì)數(shù)器1，對(duì)進(jìn)入的周期數(shù)進(jìn)行計(jì)數(shù)，得計(jì)數(shù)值；同時(shí)，晶振標(biāo)準(zhǔn)頻率通過主門2進(jìn)入計(jì)數(shù)器，得計(jì)數(shù)值，其波形如圖22所示，由圖可得：因此： 誤差分析 由以上工作過程和波形圖可以看出，對(duì)被測(cè)信號(hào)的計(jì)數(shù)是與閘門同步的，故不存在量化（）誤差。按鍵用來接收用戶的輸入，每按一個(gè)鍵就會(huì)產(chǎn)生一個(gè)中斷，使CPU轉(zhuǎn)而執(zhí)行相應(yīng)的中斷服務(wù)程序，從而完成相應(yīng)的工作。計(jì)數(shù)器模塊：用來數(shù)出同步秒脈沖的時(shí)間內(nèi)CLK_50M震動(dòng)的次數(shù)，比如說N1，同時(shí)也可以數(shù)出同步秒脈沖時(shí)間內(nèi)待測(cè)信號(hào)的振動(dòng)次數(shù)，比如說N2，那么待測(cè)信號(hào)的頻率將會(huì)是：N2/N150000000。 讀懂本文所附的參考程序，在Quartus II中為每一個(gè)模塊建立仿真激勵(lì)文件，分別給三個(gè)子模塊仿真，再對(duì)頂層模塊進(jìn)行仿真。 等精度測(cè)頻原理中為什么能實(shí)現(xiàn)“等精度”，這個(gè)“等精度”是相對(duì)于哪個(gè)信號(hào)而言的“等精度”？答：是相對(duì)于待測(cè)信號(hào)的等精度。ARCHITECTURE translated OF _Asyn_Sec_Pulse_Module IS
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