數(shù)字電路實(shí)驗(yàn)報(bào)告(存儲(chǔ)版)
【正文】 地 點(diǎn)： EII310 時(shí) 間： 第五批 實(shí)驗(yàn)一 基本邏輯門(mén)電路實(shí)驗(yàn)（一）實(shí)驗(yàn)?zāi)康?、與或非門(mén)和異或門(mén)輸入與輸出之間的邏輯關(guān)系。 真值表輸 入輸出引腳1引腳2引腳3LLHLHLHLLHHH 3. 測(cè)試74LS10的邏輯關(guān)系216。（2）實(shí)驗(yàn)步驟： ① 設(shè)計(jì)1位二進(jìn)制全加器，邏輯表達(dá)式如下： Sn=An⊕Bn⊕Cn1Cn= AnΦ2．學(xué)會(huì)正確使用RS觸發(fā)器、D觸發(fā)器、JK觸發(fā)器。掌握簡(jiǎn)單時(shí)序電路的分析、設(shè)計(jì)、波形仿真、器件編程及測(cè)試方法（2） 實(shí)驗(yàn)內(nèi)容（或74LS74）構(gòu)成的4位二進(jìn)制計(jì)數(shù)器（分頻器） (1) 輸入所設(shè)計(jì)的4位二進(jìn)制計(jì)數(shù)器電路并編譯。（二）實(shí)驗(yàn)數(shù)據(jù)及結(jié)果原理圖波形圖實(shí)驗(yàn)六 模60計(jì)數(shù)器（1） 實(shí)驗(yàn)數(shù)據(jù)及結(jié)果試驗(yàn)七 數(shù)字鐘設(shè)計(jì)（一）任務(wù)與要求： 充分利用CPLD實(shí)驗(yàn)系統(tǒng)提供的硬件資源，用VHDL語(yǔ)言（或VHDL語(yǔ)言與組合邏輯圖像結(jié)合）設(shè)計(jì)一個(gè)時(shí)（兩位）分（兩位）、秒（兩位）計(jì)時(shí)器。（3） 實(shí)驗(yàn)數(shù)據(jù)及結(jié)果實(shí)驗(yàn)五 數(shù)字系統(tǒng)設(shè)計(jì)綜合實(shí)驗(yàn)（1） 設(shè)計(jì)一個(gè)1位BCD加法器并顯示計(jì)算結(jié)果的裝置 1．元器件：BCD7段LED譯碼器，7段共陰數(shù)碼顯示器，進(jìn)位指示燈（亮表示有進(jìn)位，滅表示無(wú)進(jìn)位），BC
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