【正文】 時(shí)，無聲光報(bào)時(shí)輸出 end if。 由此可以看出在 dain 為零時(shí)，分鐘即為零。2 2 23 引腳分 別 接指示燈 lamp0、 lamplamp2， 用于燈光指示 。學(xué)會了利用 MAX+PlusII 和 DXP 軟件進(jìn)行原理圖的繪制，硬件描述語言 VHDL 的編寫，程序的仿真等工作。經(jīng)過檢查發(fā)現(xiàn) 導(dǎo)線與接口接觸不良，導(dǎo)致以上現(xiàn)象，經(jīng)過調(diào)整，一切顯示正常。 在實(shí)驗(yàn)中遇到的問題： 1．將程序編寫完成后，進(jìn)行編譯時(shí)發(fā)生錯(cuò)誤，進(jìn)行檢查發(fā)現(xiàn)錯(cuò)誤并改正后編譯成功。 信息與控制工程學(xué)院硬件課程設(shè)計(jì)說明書 17 結(jié) 論 將設(shè)計(jì)程序下砸到實(shí)驗(yàn)箱上運(yùn)行調(diào)試后，最終結(jié)果與預(yù)期效 果基本一致，時(shí)、分、秒能夠正常計(jì)數(shù)并且能夠由控制鍵分別設(shè)置，整點(diǎn)報(bào)時(shí)弄能正常。 信息與控制工程學(xué)院硬件課程設(shè)計(jì)說明書 15 圖 42 器件編程選擇對話框 硬件電路連接 圖 43 引腳連接示意圖 基于 FPGA 的數(shù)字時(shí)鐘設(shè)計(jì) 16 編程下載成功后單擊軟件中的“ MAX+plus II” — “ Floorplan Editor”查看引腳連接示意圖 ,如圖 43，根據(jù)引腳圖連接各硬件。而 count 開始啟動計(jì)數(shù)，在 時(shí) ,報(bào)時(shí) speak開始報(bào)警 ， lamp 閃爍顯示 。 count(0)=39。)then if(dain=0000000)then “ 0000000”（“零分”）時(shí) ，即為整點(diǎn) if(count10)then count=01。 分鐘模塊計(jì)數(shù)輸入 speak:out std_logic。 end behave。 when0101=led7s=1011011。 entity decl7s is port(num:in std_logic_vector(3 downto 0)。 “ 101”時(shí)選擇“時(shí)的各位”計(jì)數(shù)值顯示，點(diǎn)不亮 end case。039。039。 end if。 基于 FPGA 的數(shù)字時(shí)鐘設(shè)計(jì) 10 architecture behave of selmk is signal count:std_logic_vector(2 downto 0)。 use 。 END PROCESS。139。 use 。 END behave。 分鐘計(jì)數(shù)值回零“ 0000000”（零分） ELSE count=count+7。 enhour2=(hour_set and clk1)。 ENTITY min IS PORT(clk,clk1,hour_set:IN STD_LOGIC。 秒模塊的仿真 實(shí)現(xiàn) 由圖 32 可以看出 clk輸入脈沖信號時(shí)， 動態(tài) 掃描控制模塊 daout和 count開始啟動計(jì)數(shù)，此時(shí)分設(shè)置 min_set 為低電平。 秒各位到“ 9”后，十位計(jì)數(shù)沒到“ 5”，則加“ 7”變?yōu)椤?0”，同時(shí)向十位進(jìn)位 end if。)then count=0000000。 2n1≥ 60， n=7， 27=64，分鐘用 7 位二進(jìn)制數(shù)表示 daout（ 6..4）為十位， daout（ 3..0）為個(gè)位， 60 循環(huán)計(jì)數(shù) end entity sec。 分模塊輸出的 信號 接入 dain 。 Enhour 為分鐘進(jìn)位，每 60 分產(chǎn)生一個(gè)高電平的信號，作為時(shí)模塊的時(shí)鐘輸入； 秒計(jì)數(shù)到 60時(shí)的進(jìn)位輸出信號 enhour1和分鐘調(diào)整輸入信號 minset，經(jīng)或 關(guān)系 后接分的脈沖輸入端 clk； clk1為時(shí)調(diào)整脈沖，接 1Hz 脈沖； hour_set為時(shí)鐘設(shè)置，低電平是不影響分模塊工作，當(dāng)它為高電平時(shí)， enmin信號會隨之產(chǎn)生一個(gè)和 clk頻率相同的信號，達(dá)到調(diào)整時(shí)的目的。 2）顯示器件：采用六個(gè)八段 LED 共陰極數(shù)碼管，以動態(tài)掃描方式顯示時(shí)間； 3）時(shí)間設(shè)定與調(diào)準(zhǔn)：三個(gè)按鍵用于調(diào)時(shí)、調(diào)分及啟動計(jì)時(shí)； 4）采用蜂鳴器與發(fā)光二極管進(jìn)行整點(diǎn)聲光報(bào)時(shí)； 5）由晶振（ CD4060）組成的脈沖發(fā)生電路提供數(shù)字鐘計(jì)時(shí)的秒脈沖輸入（ 1Hz）和動態(tài)掃描驅(qū)動模塊輸入脈沖（頻率約為 1kHz）。時(shí)鐘的時(shí)間顯示采用 6位 LED數(shù)碼管（動態(tài)掃描驅(qū)動方式），采用系統(tǒng)提供的 1Hz脈沖輸出作為時(shí)鐘的秒輸入。14 器件編程的下載 12 整點(diǎn)報(bào)時(shí)模塊 VHDL 程序 1 硬件平臺 I 第 1 章 設(shè)計(jì)的硬件平臺及開發(fā)工具 下載芯片： EPF10K10LC84（ Altera 的 FLEX10K系列芯片）。 四、設(shè)計(jì)時(shí)間及進(jìn)度安排 設(shè)計(jì)時(shí)間共三周（ ～ ） ,具體安排如下表： 周安排 設(shè) 計(jì) 內(nèi) 容 設(shè)計(jì)時(shí)間 第一周 學(xué)習(xí)可編程邏輯器件開發(fā)工具 Max+plusII 的使用及 原理圖 輸入設(shè)計(jì)方法， 熟悉硬件電路（顯示及驅(qū)動電路）， 學(xué)習(xí) VHDL， 設(shè)計(jì) 時(shí)、分、秒模塊 ， 并進(jìn)行 軟件仿真。 2 第 3 章 數(shù)字時(shí)鐘的底層模塊設(shè)計(jì) 4 秒模塊的仿真實(shí)現(xiàn) 6 分模塊的仿真實(shí)現(xiàn) 8 時(shí)模塊的仿真實(shí)現(xiàn) 9 動態(tài)顯示掃描模塊 VHDL 程序 10 段碼譯碼模塊設(shè)計(jì) 13 第 4 章 數(shù)字時(shí)鐘的設(shè)計(jì)實(shí) 現(xiàn) 14 信息與控制工程學(xué)院硬件課程設(shè)計(jì)說明書 III 硬件下載過程 14 接口設(shè)置 開發(fā)工具 利用 Altera 的可編程邏輯器件開發(fā)工具 MAX+PLUSⅡ，采用原理圖輸入的設(shè)計(jì)方法進(jìn)行數(shù)字鐘的設(shè)計(jì)與調(diào)試。 可編程邏輯器件 FPGA 的頂層設(shè)計(jì) 用頂層設(shè)計(jì)采用原理圖輸入設(shè)計(jì)、底層設(shè)計(jì)采用 VHDL 設(shè)計(jì)的原理圖與 VHDL 混合設(shè)計(jì)方法設(shè)計(jì)帶整點(diǎn)報(bào)時(shí)功能的數(shù)字鐘，所以此設(shè)計(jì)可 分為頂層與底層設(shè)計(jì)， 共分為六 個(gè)模塊，即時(shí)模塊、分模塊、秒模塊、動態(tài)掃描控制模塊 、段碼譯碼模塊 和整點(diǎn)報(bào)時(shí)模塊。 daout 為 向 動態(tài) 掃描控制模塊 提供時(shí)的個(gè)位和十位數(shù)據(jù)的信號。 use 。 enmin 為 60 秒產(chǎn)生的進(jìn)位， enmin2 為調(diào)分鍵產(chǎn)生的向分模塊的進(jìn)位 begin daout=count。139。039。 daout計(jì)數(shù)到六十， enmin產(chǎn)生脈沖后 daout和 count 清零并重新開始計(jì)數(shù)。 2n1≥ 60， n=7， 27=64， 分鐘用 7 位二進(jìn)制數(shù)表示 daout（ 6..4）為十位， daout（ 3..0）， 60 循環(huán)計(jì)數(shù) END ENTITY min。event and clk=39。 分鐘各位沒計(jì)到“ 9”時(shí)，分鐘計(jì)數(shù)值加“ 1” enhour1=39。當(dāng) ， hour_set恢復(fù)低電平， enhour也變?yōu)榈碗娖剑o脈沖）。 2n1≥ 24， n=6， 26 =32，小時(shí)用 6 位二進(jìn)制數(shù)表示 daout（ 5..4）為十位， daout（ 3..0）為個(gè)位， 24 循環(huán)計(jì)數(shù) END ENTITY hour。 小時(shí)各位到“ 9”后，如果計(jì)數(shù)值大于“ 23”，則置小時(shí)為“零” END IF。在 時(shí)， daout 和 count達(dá)到 24，并且從重新開始計(jì)數(shù)。 7 位二進(jìn)制數(shù)表示的秒、分計(jì)數(shù)輸入 hour:in std_logic_vector(5 downto 0)。event and clk1=39。039。139。139。 動態(tài)顯示 掃描 模塊的 仿真實(shí)現(xiàn) 由圖 38可以看出，當(dāng) clk1輸入脈沖信號時(shí)，隨著信號的變化， sec的十位、個(gè)位， min的十位、個(gè)位， hour 的十位、個(gè)位分別送進(jìn)了 daout 中。 architecture behave of decl7s is begin proc