【正文】 da=0 da127 d_out1=255 d_out1=0 是 否 是 否 xx 大學(xué)畢業(yè)設(shè)計 (論文 ) 16 鋸齒波信號設(shè)計 鋸齒波信號的程序流程如圖 312 所示，若復(fù)位信號 reset 無效為低電平時，在波形產(chǎn)生時鐘 fclk 的作用下輸出信號一次從 0 變?yōu)?255，再恢復(fù) 0，不斷循環(huán)。分頻模塊的程序設(shè)計流程圖如圖 37 所示。如果重復(fù)的從02N1個單元中 讀出波形儲存其中的數(shù)據(jù)，在波形儲存器的輸出端就會得到周期的正弦序列。 REGOUT 中先寄 ROM 的輸出數(shù)據(jù)，如果檢測下一個時鐘信號，再將 REGOUT中的數(shù)據(jù)輸出，這樣可以加強(qiáng)輸出數(shù)據(jù)的穩(wěn)定性。 圖 33 硬件結(jié)構(gòu)圖 xx 大學(xué)畢業(yè)設(shè)計 (論文 ) 12 DDS 模塊以及其它功能模塊的設(shè)計 本節(jié)主要介紹了 DDS 信號發(fā)生器基于 VHDL 語言的模塊設(shè)計，該部分模塊主要包括整個 DDS 模塊，而 DDS 模塊又包含相位累加模塊，寄存器模塊， ROM 表模塊。液晶顯示部分主要對輸出波形的頻率進(jìn)行顯示。 經(jīng)過對 DDS 原理的研究，可以知道波形 ROM 內(nèi)的信息是經(jīng)過 非常大的采樣頻率采樣的xx 大學(xué)畢業(yè)設(shè)計 (論文 ) 9 值然后這些值以相位的形式儲存在 ROM 表中，因為采樣周期非常高，所以系統(tǒng)輸出的波形近似可以認(rèn)為是連續(xù)的相位變化。fo， n=1， 2， 3...處相應(yīng)的頻率信號分量。假設(shè) ROM 表共存儲 2N 個數(shù)據(jù)，每一個數(shù)據(jù)由 L 個比特， 則 ROM 表所占用的內(nèi)存資源為 2N L。 基本結(jié)構(gòu) DDS 典型結(jié)構(gòu)包括：相位累加器、波形存儲器和數(shù)模轉(zhuǎn)換器及低通濾波器，相位累加器的兩含有頻率控制字 K 和參考時鐘 fc 兩個輸入端。假如以正弦波為 例，盡管它的幅度變化是非線性的，但是它的相位卻可以線性變化。 軟件部分主要包括液晶驅(qū)xx 大學(xué)畢業(yè)設(shè)計 (論文 ) 5 動模塊，數(shù)據(jù)處理模塊，相位累加模塊，正弦 ROM 表模塊，幅值變換模塊以及數(shù)模轉(zhuǎn)換等模塊，利用這些模塊生成 正弦波 ，通過判斷相位 地址的高兩位產(chǎn)生對應(yīng)頻率的方波信號，通過相位地址的低 8 位作為幅值，高 2 位作為幅值變換依據(jù)產(chǎn)生三角波信號。再者，由于設(shè)計標(biāo)準(zhǔn)化，使得設(shè)計成果有很高的移植性，從而使后繼開發(fā)者更加方便。本 CPLD 平臺入門簡單，即可進(jìn)行專業(yè)開發(fā)，亦可用于平常的教學(xué)環(huán)節(jié)，避免了操作的門檻，可專注邏輯器件 的使用，編程語言的再造，提高了學(xué)生的學(xué)習(xí)拓展能力。在 1998 到 2020年間 HDPLD 的產(chǎn)品集成度從 1 到 3 萬門擴(kuò)展到了 200 萬門。因為 CPLD 的布線是固定對的，所以從輸入到輸出的延時可以計算出來也是固定的，用 TPD 來表示延時，它是 CPLD 速度等級的象征，同時也標(biāo)明了該 CPLD 可以達(dá)到的最高頻率。 xx 大學(xué)畢業(yè)設(shè)計 (論文 ) 2 CPLD 由可編程邏輯宏單元及相應(yīng)互連矩陣構(gòu)成。近 30 年來，隨著 VLSI(VeryLarge Scale Integration)，超大規(guī)模集成電路 )、 FPGA(Field Programmable Gate Array 可編程門陣列 )、 CPLD(Complex Programmable Logic Device 復(fù)雜可編程器件 )等技術(shù)的出現(xiàn)以及對 DDS 理論的深入理解，DDS 技術(shù)發(fā)展迅猛。整個系統(tǒng)產(chǎn)生的信號具有高精度、轉(zhuǎn)換時間迅速、頻帶輸出寬等優(yōu)點。 本課題研究的意義和價值 在通信設(shè)備的研制中，信號源或信號發(fā)生設(shè)備是整個通信系統(tǒng)的基礎(chǔ)。這個技術(shù)被稱為間接頻率合成技術(shù)或鎖相式頻率合成技術(shù)，至今，通過這種原理設(shè)計出的各種頻率合成設(shè)備依舊占有著大部分市場，是使用最廣泛的一種頻率合成技術(shù)。 xx 大學(xué)本科生畢業(yè)設(shè)計（論文）開題報告 學(xué)生姓名 學(xué) 號 專業(yè) 電氣工程及其自 動化 課題名稱 基于 CPLD 與 DDS 技術(shù) 的信號發(fā)生器的設(shè)計 閱讀文獻(xiàn) 情 況 國內(nèi)文獻(xiàn) 14篇 開題日期 2020326 國外文獻(xiàn) 0篇 開題地點 11612 一 文獻(xiàn)綜述與調(diào)研報告：（闡述課題研究的現(xiàn)狀及發(fā)展趨勢，本課題研究的意義和價值、參考文獻(xiàn)） 課題研究現(xiàn)狀 隨著當(dāng)今社會信息化，電子化的快速發(fā)展，無線通信技術(shù)越來越受到世界的關(guān)注。 課題條件： 集成電路 、 Cplddev 開發(fā)平臺、 Quartus II 軟件 。 本 科 畢 業(yè) 設(shè) 計 題 目 基于 CPLD 的 DDS 信號發(fā)生器設(shè)計 作 者 ： 專 業(yè) ： 電氣工程及其自動化 指導(dǎo)教師 ： 完成日期 ： 原 創(chuàng) 性 聲 明 本人聲明：所呈交的論文是本人在導(dǎo)師指導(dǎo)下進(jìn)行的研究成果。 本文研究的內(nèi)容主要是結(jié)合虛擬儀器技術(shù)， 進(jìn)行任意信號發(fā)生器的研制，所用的控制方式是目前比較先進(jìn)的 DDS技術(shù)。 技術(shù)路線為： 熟悉課題及要求，檢索有關(guān)資料 ； 分析消化資料，撰寫課題綜述及開題報告； 掌握 DDS控制技術(shù)和 信號發(fā)生器工作原理， 對整體硬件電路進(jìn)行設(shè)計并對軟件進(jìn)行編程和仿真； 對 信號發(fā)生器 系統(tǒng)進(jìn)行整體調(diào)試； 完成論文 計算機(jī)一臺 學(xué)生具有一定的編程基礎(chǔ)及理論知識 參考文獻(xiàn) 1] 王慶生 ,盧棟才 .頻率合成技術(shù)綜述 [J].通信對抗， 2020(2):310. [2] 王建明 .基于 DDS技術(shù)的多波形 信號源設(shè)計 [D].南京：南京理工大學(xué)出版社， . [3]朱正偉 .EDA技術(shù)及應(yīng)用 [M].北京 :清華大學(xué)出版社， 2020. [4]李洪偉，袁斯華 .基于 QuartuSH的 FPGA/CPLD設(shè)計 [M].北京 :電子工業(yè)出版社， 2020年 4月 [5]潘松，黃繼業(yè)編著 .EDA技術(shù)與 VHDL[M].北京 :清華大學(xué)出版社， . [6]王道憲，賀名臣，劉偉 .VHDL設(shè)計技術(shù) [M].北京 :國防工業(yè)出版社， . [7] 喬鐘緯 ,韓冬 .基于 CPLD和 DDS實現(xiàn)的信號源 [J].山西電子技術(shù)， 2020（ 4） :3638. [8]宋萬杰，羅平，吳順君 .CPLD技術(shù)及其應(yīng)用 [M].西安 :西安電子科技大學(xué)出版 社， . [9] 喬廬峰 ,王志功 .PEDRONIV A. CircuitDesign withVHDL[M].北京 :電子工業(yè)出版社 , . [10] 石熊 .基于直接數(shù)字頻率技術(shù)的研究與應(yīng)用 [D].武漢：華中科技大學(xué)， 2020. 1088. [11] 黃振華 .基于 FPGA函數(shù)信號發(fā)生器的設(shè)計與實現(xiàn) [D].江蘇：江蘇大學(xué)， 2020. [12] 黃蕾 .基于單片機(jī)的 DDS技術(shù)的應(yīng)用與研究 [D].湖南：湖南大學(xué) ,2020. [13]周夢然 .CPLD/FPGA的開發(fā)與應(yīng)用 [M].徐州：中國礦業(yè)大學(xué)出版社， 2020. [14]雷能芳 .DDS的 Verilog設(shè)計及 QuartusⅡ與 Matlab聯(lián)合仿真 [J].現(xiàn)代電子， 2020(12):163164. 本課題必須完成的任務(wù)： 開題報告、英文翻譯 掌握 DDS控制技術(shù)和 信號發(fā)生器工作原理， 對整體硬件電路進(jìn)行設(shè)計并對軟件進(jìn)行編程和仿真； 對 信號發(fā)生器 系統(tǒng)進(jìn)行整體調(diào)試； 實驗結(jié)果及評價 成 果形式 基 礎(chǔ) 條 件 提交本科畢業(yè)論文 進(jìn)度計劃 起訖日期 工作內(nèi)容 備 注 2． 183． 2 查閱中外參考文獻(xiàn)，翻譯一份英文資料 3． 33． 16 消化吸收參考文獻(xiàn)及資料，撰寫畢業(yè)設(shè)計開題報告 3 月 14 日上交 3． 174． 13 掌握 DDS 控制技術(shù)和 信號發(fā)生器工作原理，對整體硬件電路進(jìn)行設(shè)計并對軟件進(jìn)行編程和仿真 － 完成開題答辯 4． 21 4． 27 畢業(yè)設(shè)計中期檢查 4 月 27 日前 完成中期檢查 4． 14 5． 18 對 信號發(fā)生器 系統(tǒng)進(jìn)行整體調(diào)試 5． 19 5． 29 撰寫畢業(yè)論文 5 月 25 日交 畢業(yè)論文草稿 5． 266． 1 修改完善畢業(yè)論文，進(jìn)行畢業(yè)設(shè)計成果演示和驗收 6 月 1 日前 畢業(yè)論文定稿 6． 2 6． 8 準(zhǔn)備和進(jìn)行畢業(yè)論文答辯 教研室審核意 見 教研室主任簽名： ______年 ___月 ___日 學(xué)院意見 教學(xué)院長簽名： ______年 ___月 ___日 注：此表為參考表格，學(xué)院可根據(jù)專業(yè)特點，對該表格進(jìn)行適當(dāng)?shù)男薷?。這種技術(shù)以一個或幾個參考頻率源為基礎(chǔ)，通過諧波發(fā)生器的混頻、分頻產(chǎn)生出多個頻率，隨后通過頻率之間的重新組合利用鎖相環(huán)把輸出頻率鎖定在頻率值上，由壓控振蕩器間接產(chǎn) 生所需頻率。而 DDS 本身也由于設(shè)計原理的問題存在一些固有缺陷，但是基于鎖相頻率合成技術(shù)的優(yōu)勢正好可以彌補(bǔ)這種缺憾，而使用 DDS 技術(shù)和鎖相環(huán)式頻率合成技術(shù)相互融合，合并兩種技術(shù)的優(yōu)點，將成為整個頻率源的核心發(fā)展趨勢。 參考文獻(xiàn)： 1] 王慶生 ,盧棟才 .頻率合成技術(shù)綜述 [J].通信對 抗， 2020(2):310. [2] 王建明 .基于 DDS技術(shù)的多波形信號源設(shè)計 [D].南京：南京理工大學(xué)出版社， . [3]朱正偉 .EDA技術(shù)及應(yīng)用 [M].北京 :清華大學(xué)出版社， 2020. [4]李洪偉，袁斯華 .基于 QuartuSH的 FPGA/CPLD設(shè)計 [M].北京 :電子工業(yè)出版社， 2020年 4月 [5]潘松，黃繼業(yè)編著 .EDA技術(shù)與 VHDL[M].北京 :清華大學(xué)出版社， . [6]王道憲，賀名臣，劉偉 .VHDL設(shè)計技術(shù) [M].北京 :國防工業(yè)出版社， . [7] 喬鐘緯 ,韓冬 .基于 CPLD和 DDS實現(xiàn)的信號源 [J].山西電子技術(shù)， 2020（ 4） :3638. [8]宋萬杰，羅平，吳順君 .CPLD技術(shù)及其應(yīng)用 [M].西安 :西安電子科技大學(xué)出版 社， . [9] 喬廬峰 ,王志功 .PEDRONIV A. CircuitDesign withVHDL[M].北京 :電子工業(yè)出版社 , . [10] 石熊 .基于直接數(shù)字頻率技術(shù)的研究與應(yīng)用 [D].武漢：華中科技大學(xué)， 2020. 1088. [11] 黃振華 .基于 FPGA函數(shù)信號發(fā)生器的設(shè)計與實現(xiàn) [D].江蘇：江蘇大學(xué)， 2020. [12] 黃蕾 .基于單片機(jī)的 DDS技術(shù)的應(yīng)用與研究 [D].湖南：湖南大學(xué) ,2020. [13]周夢然 .CPLD/FPGA的開發(fā)與應(yīng)用 [M].徐州：中國礦業(yè)大學(xué)出版社， 2020. [14]雷能芳 .DDS的 Verilog設(shè)計及 QuartusⅡ與 Matlab聯(lián)合仿真 [J].現(xiàn)代電子技術(shù)， 2020(12):163164. 二 本課題的基本內(nèi)容，預(yù)計解決的難題 本課題基本內(nèi)容： 本文的主要內(nèi)容是研究并設(shè)計了一種基于 CPLD 控制的 DDS 多模信號發(fā)生器設(shè)備，該設(shè)備不同于以往的信號發(fā)生器，它可以以模塊化的形式實現(xiàn)信號在多種調(diào)制模式的快速相互切換，生成的各種信號其持續(xù)時間長度可自由定義，并且可以設(shè)置發(fā)生的順序，同時多模信號發(fā)生器具有存儲并發(fā)射用戶自定義信號的能力，即原則上可以產(chǎn)生任意波形信號。 但由于當(dāng)時技術(shù)的局限，此技術(shù)應(yīng)用很少。 FPGA/CPLD 簡介 的基本結(jié)構(gòu)及 PLD 的發(fā)展方向 [5] 的基本結(jié)構(gòu) CPLD 是 Complex Programmable Logic Device 的縮寫，其中文全稱是復(fù)雜可編程邏輯器件。也正是由于 CPLD 的布線比較簡單，所以當(dāng)遇到一些特殊情況時，會難以布線。 到了 90 年代， CPLD 器件得到了質(zhì)的飛躍，在原有功能的基礎(chǔ)上，發(fā)展出了更具有優(yōu)勢的功能，例如 可以實現(xiàn)電擦除的功能，邊緣掃描功能還有在線編程的功能。該 CPLD 簡單易操作，功能多樣，包含串口通信、液晶顯示屏、蜂鳴器出聲等，并且其中的資源也很豐富。其次，現(xiàn)在的 CPLD 器件響應(yīng)快，可靠性高。該設(shè)計的硬件設(shè)計部分主要包括數(shù)模轉(zhuǎn)化、電源、濾波。 xx 大學(xué)畢業(yè)設(shè)計 (論文 ) 6 第二章 DDS 技術(shù)的基本原理及特點分析 工作原理 DDS 就是 直接數(shù)字頻率合成技術(shù)，這 是一項基于相位的概念并在此基礎(chǔ)之上進(jìn)行信號的結(jié)構(gòu)與合成規(guī)則的研究的技術(shù)。 相位累加器在基準(zhǔn)時鐘的作用下，進(jìn)行線性相位累加，當(dāng)相位