【正文】 圖32 基于VHDL 的數(shù)字系統(tǒng)設計數(shù)字鐘系統(tǒng)是由各個功能模塊組成的，在這里主要介紹其中的分頻模塊，六十進制計數(shù)器模塊，二十四進制計數(shù)器模塊，校時模塊和BCD七段顯示譯碼器模塊。Entity div1024 is Port( clk: in std_logic。039。圖34 六十進制計數(shù)器模塊可以把2片74160芯片連成六十進制計數(shù)器，其電路圖如下。 COUT:OUT STD_LOGIC)。 Q1:=(OTHERS=39。 THENIF Q0=9 and Q1=5 THEN Q0:=(OTHERS=39。)。ELSE COUT=39。將二十四進制的計數(shù)模塊用8bit的數(shù)組用來表示，高四位為時鐘的十位，低四位為時鐘的個位。ENTITY CNT24 IS PORT(CLK,RST,EN:IN STD_LOGIC。 THEN Q0:=(OTHERS=39。139。)。END IF。END PROCESS。而數(shù)字電子鐘更是需要通過將系統(tǒng)產生的BCD碼轉換成七段顯示碼，從而將時間直觀的顯示出來。它將具備計時、鬧鐘、定時等功能，同時可以方便地調校時間。4．三個計數(shù)器輸出信號分別為hour、min、sec。圖 43 60進制計數(shù)器的仿真圖由仿真圖可以看到，當時鐘信號輸入時，開始計時。將alarm開關轉成on時，6個數(shù)字即顯示00：00：00，以等待輸入。調分鍵與調時鍵的動作原理與之類似，此時指撥開關ok仍在off狀態(tài)。 i24BCD組件同理，設計一個查表程序將小時數(shù)0~23共24個整數(shù)轉換成二進制編碼的十進制（BCD）輸出，以便將來轉換成七段顯示器格式輸出。以下是系統(tǒng)輸入信號。圖412為時鐘在正常計時的一個波形圖。因此，并不能完全體現(xiàn)出本次設計的成果。所以，使用不同型號的單片機必須學會不同的匯編語言。因此，F(xiàn)PGA將在EDA基礎上的廣泛應用。千萬不要刪除行尾的分節(jié)符，此行不會被打印。隨著現(xiàn)代電子技術的發(fā)展，F(xiàn)PGA芯片的性能更加卓越，必將在數(shù)字系統(tǒng)中擔負更加重要的角色，通過此次畢業(yè)設計，我認識了FPGA的基本結構和工作原理，為自己又增添了一項基本技能。致謝參考文獻1 潘松，黃繼業(yè). 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In this paper, a number of placement optimization techniques are reviewed。歸納起來如下：1．對EDA技術有了更加深刻的了解，這使得我能夠把握本專業(yè)的發(fā)展方向，并結合個人興趣而有目的地學習，為以后走上工作崗位打下基礎。同時對其進行仿真分析，以便檢驗各功能模塊是否達到設計要求以及運行狀態(tài)正確與否。另外，F(xiàn)PGA可根據(jù)需要用到的軟件改變各引腳的功能，如需要的話，也可在FPGA中設計出一個或多個CPU，達到控制的目的。而單片機為適應實時處理的快速要求，它是直接面對硬件的，屬較低級的，大多數(shù)都使用匯編語言。需要說明的是，由于本圖為通過FPGA試驗箱來設計數(shù)字電子鐘系統(tǒng)。此時時鐘暫停計時；同時把sec_tune置為1，即為開始計時，秒鐘將從0持續(xù)增到59，然后自動清零，同時再次開始計時。經過轉換，最終輸出為七段顯示數(shù)碼形式，從而能夠通過控制七段數(shù)碼管的亮暗來最終達到顯示時間的設計目的。當輸入信號計數(shù)到60時，計數(shù)器清零，系統(tǒng)重新計時。將alarm開關轉成on時，6個數(shù)字即顯示00：00：00，以等待輸入。為了設定鬧鐘，設計了一個目標時間調整程序。 六十進制計數(shù)器組件為了讓計算過程容易閱讀，個位數(shù)信號one和十位數(shù)信號ten先以整數(shù)形式出現(xiàn)，計算完成后再轉化成位矢量形式（信號ones與tens），便于以后轉化成七段LED顯示碼，雖然十進制僅需要兩位的位矢量，但為了統(tǒng)一以后的七段顯示器輸出顯示的需要，這里是以4位的位矢量表示的。計分電路和計時電路功能動作也相類似。因此，了解并掌握各個功能模塊的工作原理及設計方法具有重要意義。圖38 定時模塊 BCD七段顯示譯碼器在數(shù)字測量儀表和各種數(shù)字系統(tǒng)中，都需要將數(shù)字量直觀的顯示出來。CQ2=Q0。END IF。 Q1:=(OTHERS=39。 ELSIF CLK39。BEGIN IF RST=39。 USE 。 END behav。IF Q0=9 and Q1=5 THEN COUT=39。elsif Q0=9 THEN Q0:=(OTHERS=39。 THENIF EN=39。039。 CQ0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。將六十進制的計數(shù)模塊用8bit的數(shù)組用來表示，高四位為秒鐘的十位，低四位為秒鐘的個位。139。Use 。VHDL程序設計采用自頂向下的模塊化設計方法，一個完整的VHDL程序包括實體(entity)、結構體(architecture)、配置(configuration)、程序包(package)和庫(library)五個部分。VHDL具有豐富的仿真語句和庫函數(shù)，使得門電路級功能仿真、檢查成為可能，使設計者對整個工程設計的結構和功能的可行性作出決策。VHDL具有比其他硬件描述語言更強的行為描述能力，基于抽象的行為描述風格避開了具體的硬件結構，是設計人員能從邏輯行為上描述和設計大規(guī)模電子系統(tǒng)。UDL/I在日本以標準HDL的形式出現(xiàn)。時序分析器不要求用戶產生輸入激勵或測試矢量。(4) 時序提取:產生一個目標文件，供后續(xù)的時序仿真使用。HDL描述語言在狀態(tài)機、控制邏輯、總線功能方面較強，使其描述的電路能在特定綜合工具作用下以具體硬件單元較好地實現(xiàn)；而原理圖輸入在頂層設計、數(shù)據(jù)通路邏輯、手工最優(yōu)化電路等方面具有圖形化強、單元節(jié)儉、功能明確等特點。它們可以作為樣機，可以快速編程，而且它們可以用作最終設計的一部分?，F(xiàn)在，F(xiàn)PGA被用于組建各種各樣的數(shù)字系統(tǒng)：高速電信設備、家庭個人視頻錄像機的視頻加速器。FPGA一般也比定制芯片運行速度慢而且功耗大，同時相對較貴，所以，人們認為定值芯片較為便宜。這樣做大大簡化了設計工作，提高了效率，因此，采用EDA技術設計數(shù)字系統(tǒng)地方法得到了越來越廣泛的應用。雖然不同的算法可以實現(xiàn)相同的系統(tǒng)功能，但是電路結構是不同的；相同的算法也可能對應不同的電路結構。若采用自頂向下的設計方法，則需要先進行系統(tǒng)級設計，再進行邏輯級。該設計方法的具體實施過程是：首先根據(jù)系統(tǒng)的總體功能要求，進行系統(tǒng)級設計；然后按照一定的標準將整個系統(tǒng)劃分成若干子系統(tǒng)；接著將各個子系統(tǒng)劃分為若干功能模塊，針對各模塊進行邏輯電路設計?？刂破鹘邮芡獠枯斎胄盘柡透鱾€邏輯功能部件或子系統(tǒng)的反饋輸入信號，進行處理后，發(fā)出各種控制命令，用來控制各邏輯功能部件或子系統(tǒng)（對于由若干字系統(tǒng)組成的數(shù)字系統(tǒng)而言）協(xié)調的工作，實現(xiàn)整個數(shù)字系統(tǒng)的復雜功能。存儲單元中的編程數(shù)據(jù)一旦確定，門陣列的邏輯關系也就確定了。 該電路中D觸發(fā)器是直接利用LUT后面D觸發(fā)器來實現(xiàn)。 (5) 底層嵌入功能單元[7] 查找表（LookUpTable)簡稱為LUT，LUT本質上就是一個RAM。寫入CAM的數(shù)據(jù)會和其內部存儲的每一個數(shù)據(jù)進行比較，并返回與端口數(shù)據(jù)相同的所有內部數(shù)據(jù)的地址。FPGA內部寄存器可配置為帶同步/異步復位和置位、時鐘使能的觸發(fā)器，也可以配置成為鎖存器。 本文首先介紹了FPGA相關的背景知識以及FPGA的基本結構和工作原理，闡述了數(shù)字系統(tǒng)的構造方法和流程，從而為應用FPGA構建數(shù)字系統(tǒng)打下基礎。過去的FPGA也相對較貴，當時最先進的FPGA器件大約要150美元。9．一般情況下, FPGA的功耗要比CPLD大,且集成度越高越明顯[5]。而FPGA的編程信息需存放在外部存儲器上,使用方法復雜。換句話說, FPGA更適合于觸發(fā)器豐富的結構,而CPLD更適合于觸發(fā)器有限而乘積項豐富的結構。 與此相比，CPLD提供的邏輯資源少得多現(xiàn)在最新的FPGA器件，如XilinxBlock）和內部連線（Interconnect）三個部分。PLD供應商在設計其可編程器件時已經支付了這些成本，并且可通過PLD產品線延續(xù)多年的生命期來分攤這些成本。對一些需要極高性能的應用，固定邏輯也可能是最佳的選擇。PAL器件是現(xiàn)場可編程的，它的實現(xiàn)工藝有反熔絲技術、EPROM技術和EEPROM技術。 對于可編程邏輯器件，設計人員可利用價格低廉的軟件工具快速開發(fā)、仿真和測試其設計。另一方面，可編程邏輯器件(PLD)是能夠為客戶提供范圍廣泛的多種邏輯容量、特性、速度和電壓參數(shù)的標準成品部件，系統(tǒng)設計師們更愿意自己設計專用集成電路(ASIC)芯片，而且希望ASIC的設計周期盡可能短，最好是在實驗室里就能設計出合適的ASIC芯片，并且立即投入實際應用之中，因而