【正文】 er I/O pin(6) 59下載前需要對(duì)所設(shè)計(jì)的元器件進(jìn)行引腳的鎖定，其中須特別注意的是時(shí)鐘信號(hào)必須鎖定 1 號(hào)或 43 號(hào)引腳，鎖定其他引腳都無法正確的輸入時(shí)鐘信號(hào)；動(dòng)態(tài)顯示數(shù)碼管的位碼引腳的鎖定必須鎖定 I/O 口，否則也不能正常驅(qū)動(dòng)動(dòng)態(tài)數(shù)碼管顯示。use 。 clk_temp=39。 process(clk_temp) variable t2: std_logic。 use 。 xdl : out std_logic_vector(7 downto 0)。 signal WRITE_LOW_CNT : integer range 0 to 2:=0。 xdl=00001000。 elsecase STATE is when RESET= LED2=39。 elsif (t=500 and t510) then dq=39。) then LED=39。 elsif (t=750) then 等待 750us 后進(jìn)入 alarm search ROM 命令； t=0。 STATE=WRITE_BYTE。 WRITE_BYTE_CNT=WRITE_BYTE_CNT+1。 WRITE_BYTE_FLAG=4。 WRITE_BYTE_FLAG=0。039。 WRITE_LOW_CNT=2。039。 WRITE_HIGH_CNT=2。 STATE=WRITE_BYTE。down value 4 度 STATE=WRITE_BYTE。 t=0。 end if。 when 3= dq=39。 end case。 STATE=WAIT4MS。 LED=39。 end if。 ah,al:in std_logic_vector(3 downto 0)。 else seg_temp=seg_temp+1。when11=t=cp。entity yima isport(a:in std_logic_vector(3 downto 0)。 when0101=d=1101101。 when1101=d=1011110。USE 。end。H when1011=d=0111000。 when0011=d=1001111。譯碼顯示模塊library IEEE。 when01=t=al。signal h1_t,t: std_logic_vector(3 downto 0):=1100。use 。 end case。 end if。 GET_TMP_CNT=GET_TMP_CNT+1。 end if。 else t=t+1。 t=0。039。data transfer from low to high so up value 75 度 STATE=WRITE_BYTE。 end case。Z39。 end case。Z39。139。 WRITE_BYTE_FLAG=7。 WRITE_BYTE_FLAG=3。 else STATE=WRITE_HIGH。039。 t=t+1。 if DS18B20 exzist send 0 if(temp=39。 t=t+1。039。 signal WRITE_BYTE_FLAG : integer range 0 to 7:=0。 signal tmp_bit : std_logic。 TMP : out std_logic_vector(11 downto 0)。DS18B20 驅(qū)動(dòng)模塊library IEEE。 end if。beginprocess (clk) variable t1: std_logic_vector(3 downto 0)。本設(shè)計(jì)是采用硬件描述語言和 FPGA 芯片相結(jié)合進(jìn)行的數(shù)字控制器的研究，從中可以看出 EDA 技術(shù)的發(fā)展在一定程度上實(shí)現(xiàn)了硬件設(shè)計(jì)的軟件化。數(shù)碼管顯示接口：8 個(gè) 8 段數(shù)碼管顯示器（共陰極） 。FPGA 8 位二進(jìn)制比較器的程序設(shè)計(jì)主要在于比較過程的邏輯設(shè)計(jì)，比較器的比較原理是二進(jìn)制數(shù)的高位逐步比較，首先比較最高位，如果最高位不想等，則直接輸出高北華航天工業(yè)學(xué)院畢業(yè)論文21電平（低電平） ，如果最高位相等則比較次高位，逐位一步一步的比較下去。圖 52 溫度采集流程圖北華航天工業(yè)學(xué)院畢業(yè)論文20 FPGA 溫度顯示模塊的設(shè)計(jì)LED 有段碼和位碼之分，所謂段碼就是讓 LED 顯示出 “8.”的八位數(shù)據(jù)，一般情況下要通過一個(gè)譯碼電路，將輸入的 4 位 2 進(jìn)制數(shù)轉(zhuǎn)換為與 LED 顯示對(duì)應(yīng)的 8 位段碼。 GET_TEMP：從 DS18B20 中讀取溫度測(cè)量數(shù)值。狀態(tài)機(jī)的各種狀態(tài)如下： RESET1：對(duì) DS18B20 進(jìn)行第一次復(fù)位，然后進(jìn)入等待，等待 800μs 后，進(jìn)入下一狀態(tài)。圖 44 編譯界面圖 45 編譯報(bào)告建立仿真波形文件:在主菜單中選擇 File/New 選項(xiàng)，在彈出的 New 對(duì)話框中選擇Vector Waveform File。 Synthesis ） 、適配（Fitter） 、編程（Assembler） 、時(shí)序分析(Classical Timing Analysis) 。 QuartusII 軟件允許在設(shè)計(jì)流程的每個(gè)階段使用 QuartusII 圖形用戶界面、EDA 工具界面或命令行界面，用戶可以北華航天工業(yè)學(xué)院畢業(yè)論文16根據(jù)設(shè)計(jì)的需要選擇整個(gè)設(shè)計(jì)流程用一個(gè)界面完成還使用多個(gè)界面完成。Altera 在 QuartusII 中包含了許多諸如SignalTapII、Chip Editor 和 RTL Viewer 的設(shè)計(jì)輔助工具，集成了 SOPC 和 HardCopy 設(shè)計(jì)流程，并且繼承了 MaxplusII 友好的圖形界面及簡(jiǎn)便的使用方法。北華航天工業(yè)學(xué)院畢業(yè)論文14第 4 章 Quarters II 軟件簡(jiǎn)介 Quartus II 軟件概況QuartusII 是 Altera 公司的綜合性 PLD/FPGA 開發(fā)軟件，支持原理圖、VHDL、VerilogHDL 以及 AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程。（3）連接 DS18B20 的總線電纜是有長(zhǎng)度限制的。計(jì)數(shù)器 1 和溫度寄存器被預(yù)置在－55℃所對(duì)應(yīng)的一個(gè)基數(shù)值。所有的讀時(shí)序必須最少 60us，包括兩個(gè)讀周期間至少 1us 的恢復(fù)時(shí)間。低電平就寫 0。在 DS18B20 出廠時(shí)該位被設(shè)置為 0，用戶不要去改動(dòng)。DS18B20 溫度傳感器的內(nèi)部存儲(chǔ)器包括一個(gè)高速暫存 RAM 和一個(gè)非易失性的可電擦除的 EEPROM，后者存放高溫度和低溫度觸發(fā)器TH、TL 和結(jié)構(gòu)寄存器。 DS18B20 的引腳DS18B20 溫度傳感器是美國(guó) DALLAS 半導(dǎo)體公司最新推出的一種改進(jìn)型智能溫度傳感器，與傳統(tǒng)的熱敏電阻等測(cè)溫元件相比，它能直接讀出被測(cè)溫度，并且可根據(jù)實(shí)際要求通過簡(jiǎn)單的編程實(shí)現(xiàn) 9～12 位的數(shù)字值讀數(shù)方式。電路原理圖方式描述比較直觀和高效，對(duì)綜合軟件的要求不高。CPLD/FPGA 軟件設(shè)計(jì)可分為兩大塊：編程語言和編程工具。（6）利用產(chǎn)生的網(wǎng)絡(luò)表文件進(jìn)行適配前的時(shí)序仿真，仿真過程不涉及具體器件的硬件特性，是較為粗略的。（2）輸入 VHDL 代碼，這是設(shè)計(jì)中最為普遍的輸入方式。北華航天工業(yè)學(xué)院畢業(yè)論文5（3）可編程互連資源 IR。IOB 提供了器件引腳和內(nèi)部邏輯陣列之間的連接。這個(gè)函數(shù)發(fā)生器能實(shí)現(xiàn) 3 輸入變量的各種組合函數(shù)。這 3 種可編程電路是：可編程邏輯模塊、輸入/輸出模塊（ IOBI/O Block）和互連資源。北華航天工業(yè)學(xué)院畢業(yè)論文3第 2 章 FPGA 的簡(jiǎn)介 FPGA 的概述FPGA 是現(xiàn)場(chǎng)可編程門陣列（Field Programmable Gate Array）的簡(jiǎn)稱，與之相應(yīng)的CPLD 是復(fù)雜可編程邏輯器件（Complex Programmable Logic Device）的簡(jiǎn)稱，兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同，所以有時(shí)可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或 CPLD/PGFA。（6）可進(jìn)行遠(yuǎn)距離測(cè)量。（2）測(cè)量的精度高。 課題 研究的必要性隨著社會(huì)的不斷發(fā)展，新產(chǎn)品、新技術(shù)層出不窮，電子技術(shù)的發(fā)展更是日新月異。隨著社會(huì)經(jīng)濟(jì)的高速發(fā)展，越來越多的生產(chǎn)部門和生產(chǎn)環(huán)節(jié)對(duì)溫度控制精度的可靠性和穩(wěn)定性等有了更高的要求，而且隨著人們?nèi)粘Ｉ畹牟粩嗵岣?，傳統(tǒng)的溫度控制器越來越不能滿足人們生活中的需要并且傳統(tǒng)溫度控制器的精度也已經(jīng)不能滿足對(duì)溫度要求較為苛刻的生產(chǎn)環(huán)節(jié)。本設(shè)計(jì)克服了傳統(tǒng)數(shù)字溫度計(jì)精度低的缺點(diǎn)，并且除了傳統(tǒng)溫度計(jì)的測(cè)量溫度功能外還具有一定的控制功能，能更好的對(duì)所測(cè)量的溫度進(jìn)行處理，控制模塊的加入讓其比傳統(tǒng)溫度計(jì)具有更強(qiáng)的實(shí)用性。同時(shí)廣泛運(yùn)用了現(xiàn)代計(jì)算機(jī)技術(shù)，提高產(chǎn)品的自動(dòng)化程度和競(jìng)爭(zhēng)力，縮短研發(fā)周期。溫度控制器需要一次革命，不管是在性能還是在樣式上都將發(fā)生質(zhì)的變化，于是數(shù)字溫度控制器的時(shí)代悄然來臨了。數(shù)顯溫度計(jì)的熱容量小,達(dá)到熱平衡所需的時(shí)間短, 對(duì)待測(cè)物體的溫度影響小。與計(jì)算機(jī)聯(lián)網(wǎng), 可進(jìn)行自動(dòng)測(cè)溫、自動(dòng)控溫測(cè)量。通過軟件仿真可以事先驗(yàn)證設(shè)計(jì)的正確性，在 PCB 完成以后，利用 CPLD/FPGA 的在線修改功能，隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。圖 21 是 CLB 基本結(jié)構(gòu)框圖，它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。這些數(shù)據(jù)選擇器的地址控制信號(hào)均由編程信息提供，從而實(shí)現(xiàn)所需的電路結(jié)構(gòu)。當(dāng) IOB 控制的引腳被定義為輸入時(shí)，通過該引腳的輸入信號(hào)先送入輸入緩沖器。 FPGA 系統(tǒng)設(shè)計(jì)流程一般說來，一個(gè)比較大的完整的項(xiàng)目應(yīng)該采用層次化的描述方法：分為幾個(gè)較大的模塊，定義好各功能模塊之間的接口，然后各個(gè)模塊再細(xì)分去具體實(shí)現(xiàn)，這就是 TOP DOWN（自頂向下）的設(shè)計(jì)方法。（4）進(jìn)行代碼級(jí)的功能仿真，主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性。（8）在適配完成后，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果：（a）適配報(bào)告，包括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程描述情況等；（b）適配后的仿真模型；（c）器件編程文件。HDL 既可以描述底層設(shè)計(jì)，也可以描述頂層的設(shè)計(jì)，但它不容易做到較高的工作速度和芯片利用率。由于狀態(tài)機(jī)到北華航天工業(yè)學(xué)院畢業(yè)論文7VHDL 語言間有一種標(biāo)準(zhǔn)的對(duì)應(yīng)描述方式，所以這種輸入方式最后所能達(dá)到的工作速度和芯片利用率主要取決于綜合軟件；波形描述方式是基于真值表的一種圖形輸入方式，直接描述輸入與輸出的波形關(guān)系。（3）VDD 為外接供電電源輸入端。DS18B20 溫度值格式如表 31 所示。在初始化序列期間，總線控制器拉低總線并保持 480us 以發(fā)出（TX）一個(gè)復(fù)位脈沖，然后釋放總線，進(jìn)入接收狀態(tài)（RX） 。所有寫時(shí)序必須最少持續(xù) 60us，包括兩個(gè)寫周期間至少 1us 的恢復(fù)時(shí)間。從 DS18B20 輸出的數(shù)據(jù)等到時(shí)序的下降沿出現(xiàn)后 15us 內(nèi)有效。圖 36 DS18B20 溫度測(cè)量原理圖北華航天工業(yè)學(xué)院畢業(yè)論文12 DS18B20 的性能特點(diǎn)（1）采用單總線專用技術(shù)，既可通過串行口線，也可通過其它 I/O 口線與微機(jī)接口，無須經(jīng)過其它變換電路，直接輸出被測(cè)溫度值（9 位二進(jìn)制數(shù)，含符號(hào)位） ；（2）測(cè)溫范圍為55℃——+155℃，測(cè)量分辨率為 ℃；（3）內(nèi)含 64 位經(jīng)過激光修正的只讀存儲(chǔ)器 ROM；（4）適配各種系統(tǒng)；（5）用戶可分別設(shè)定各路溫度的上、下限；（6）內(nèi)含寄生電源；（7）零待機(jī)功耗 ；（8）可通過數(shù)據(jù)線供電，電壓范圍為 ～；（9）負(fù)電壓特性，電源極性接反時(shí)，不會(huì)因發(fā)熱而燒毀，但不能正常工作。這種情況主要是由總線分布電容使信號(hào)波形產(chǎn)生畸變?cè)斐傻摹?QuartusII 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。新建工程方法如圖 42。設(shè)計(jì)輸入有如下三種方式：（1）原理圖輸入方式適用于對(duì)系統(tǒng)及各部分電路很熟悉的場(chǎng)合。分步編譯跟全編譯一樣分為四步：第一，分析與綜合（Analysis amp。北華航天工業(yè)學(xué)院畢業(yè)論文18第 5 章 溫度