【正文】 研究，我的畢業(yè)論文即將完成，我的學(xué)生生涯也要告一段落了。endFinish_delay: //延時(shí)beginif(delay_counter=2)begintempsend_byte_over=1。endelsebegindelay_counter=delay_counter+1。send_byte_zt=send_byte_zt。delay_counter=0。assign sclo=tempscl。FPGA作為兩個(gè)主要模塊的核心控制器件，對(duì)其編程實(shí)現(xiàn)模塊化是十分必要的，我對(duì)其進(jìn)行了一番研究，實(shí)現(xiàn)了A/D器件SAA71111的初始化編程，利用Verilog HDL是實(shí)現(xiàn)I2C總線傳輸對(duì)SAA7111的內(nèi)部寄存器進(jìn)行初始化賦值，使其可以正常工作。在從寫(xiě)到讀的過(guò)程中需給數(shù)據(jù)線上送高阻態(tài)。主要包括讀地址產(chǎn)生器、寫(xiě)地址產(chǎn)生器、讀寫(xiě)時(shí)鐘信號(hào)產(chǎn)生器及讀寫(xiě)控制等幾部分。CLKSCLSDA圖14 I2C總線開(kāi)始信號(hào)CLKSCLSDA圖15 I2C總線結(jié)束信號(hào)現(xiàn)需要FPGA控制模塊來(lái)實(shí)現(xiàn)對(duì)SAA7111的I2C總線控制，用Verilog HDL實(shí)現(xiàn)I2C總線程序見(jiàn)附錄。由于在I2C總線上每傳輸一位數(shù)據(jù)都有1個(gè)時(shí)鐘脈沖相對(duì)應(yīng)，所以， s～10 s之間。(2)輸出格式/延時(shí)控制0(10H)該寄存器中的最高兩位OFTSOFTS0為輸出格式選擇位，用于決定四種輸出格式，此次只需選擇8位灰度值輸出，故可以選擇第四種格式：YUV CCIR656 8bits，則須對(duì)該高兩位均設(shè)置為1，所以10H內(nèi)的字為C0H。SAA7111對(duì)模擬圖像信號(hào)進(jìn)行提取和轉(zhuǎn)換，獲得圖像的8位數(shù)字信號(hào)，同時(shí)輸出行、場(chǎng)參考信號(hào)、行、場(chǎng)同步信號(hào)、以及奇偶場(chǎng)標(biāo)志信號(hào)，本次設(shè)計(jì)采集到的是灰度圖像，無(wú)色度信號(hào)，所以數(shù)據(jù)線是8位，如圖13所示。SAA7111A的場(chǎng)同步信號(hào)VREF、行同步信號(hào)HREF、奇偶場(chǎng)信號(hào)RTS0、象素時(shí)鐘信號(hào)LLC2都可由引腳直接引出，從而可省去時(shí)鐘同步電路，且其可靠性和方便性也有了很大的提高。圖像傳感器選擇CMOS黑白攝像頭，它輸出模擬的黑白視頻圖像信號(hào)給后繼的A/D轉(zhuǎn)換器。其中涉及到：模塊聲明：module endmodule端口定義：input output 信號(hào)類(lèi)型：reg 賦值形式：=常用語(yǔ)法：always語(yǔ)句（時(shí)序邏輯、部分組合邏輯）由于Verilog HDL語(yǔ)言使得復(fù)雜的芯片變得易于被人腦所理解，同時(shí)使得硬件設(shè)計(jì)變得簡(jiǎn)單順利，故傳統(tǒng)的原理圖設(shè)計(jì)方法正在被硬件描述語(yǔ)言所取代。b0}}。如下即為一段Verilog HDL語(yǔ)言舉例。? 提供了條件、ifelse、case、循環(huán)程序結(jié)構(gòu)。硬件描述語(yǔ)言有多種，如Verilog HDL、VHDL、AHDL等，本次設(shè)計(jì)將是采用Verilog HDL語(yǔ)言來(lái)實(shí)現(xiàn)。選擇帶有延時(shí)的完全編譯。但語(yǔ)言輸入必須依賴綜合器，只有好的綜合器才能把語(yǔ)言綜合成優(yōu)化的電路，因此對(duì)綜合器的要求較高。現(xiàn)在對(duì)應(yīng)用比較多的兩種輸入形式做以介紹。每個(gè)嵌入式乘法器可以配置成兩個(gè)99或一個(gè)1818的乘法器，處理速度最高可達(dá)250MHz。邏輯陣列、嵌入式存儲(chǔ)器塊、嵌入式乘法器、輸入輸出單元及鎖相環(huán)之間可實(shí)現(xiàn)各種速度的信號(hào)互聯(lián)。此外，F(xiàn)PGA可用于產(chǎn)品設(shè)計(jì)上[14]。這應(yīng)該是FPGA最基本的應(yīng)用，通過(guò)對(duì)FPGA的邏輯編程，可以輕易生成任意組合邏輯電路的時(shí)序，對(duì)邏輯電路中的其他芯片起控制作用。PLL 和DLL可以通過(guò)IP核生成的工具方便地進(jìn)行管理和配置。 豐富的布線資源。大多數(shù)FPGA芯片均提供數(shù)字時(shí)鐘管理。FPGA芯片內(nèi)的輸入輸出口按組分類(lèi)，每組能獨(dú)立支持不同的I/O標(biāo)準(zhǔn)。論文將利用數(shù)章的篇幅來(lái)敘述FPGA相關(guān)的知識(shí)以及FPGA的開(kāi)發(fā)平臺(tái)Quartus II的應(yīng)用。 國(guó)內(nèi)外研究背景目前國(guó)內(nèi)外的圖像數(shù)據(jù)采集手段很豐富。圖像的采集與傳輸技術(shù)在當(dāng)今信息化時(shí)代已成為最普遍最重要的技術(shù)，在通信、衛(wèi)星、遙感、導(dǎo)航、監(jiān)控等各項(xiàng)技術(shù)中，圖像數(shù)據(jù)采集前端都是必須的。指導(dǎo)教師意見(jiàn) 指導(dǎo)教師簽名： 年 月 日武漢理工大學(xué)畢業(yè)設(shè)計(jì)（論文）目 錄摘 要 IAbstract II1 緒論 1 論文的目的意義 1 國(guó)內(nèi)外研究背景 1 論文的主要內(nèi)容 22 基于FPGA的系統(tǒng)設(shè)計(jì) 3 FPGA簡(jiǎn)介 3 Cyclone II系列芯片 7 Quartus II簡(jiǎn)介 8 HDL描述語(yǔ)言簡(jiǎn)介 103 圖像傳輸系統(tǒng)方案設(shè)計(jì) 13 系統(tǒng)總體方案 13 各模塊器件的選擇 134 系統(tǒng)各模塊的設(shè)計(jì) 16 16 195結(jié)論 21參考文獻(xiàn) 22附 錄 23致 謝 26武漢理工大學(xué)畢業(yè)設(shè)計(jì)（論文）摘 要在當(dāng)今信息科技日益發(fā)達(dá)的時(shí)代，隨著數(shù)字多媒體技術(shù)的發(fā)展，圖像數(shù)據(jù)的采集和傳輸作為視頻圖像類(lèi)信息交換的第一項(xiàng)工作，已經(jīng)越來(lái)越普及。這一系列工作都先將借助于Quartus II這個(gè)FPGA設(shè)計(jì)仿真專(zhuān)用平臺(tái)，進(jìn)行系統(tǒng)設(shè)計(jì)的驗(yàn)證及仿真工作，在電路上還可能會(huì)用到其他相關(guān)的電子電路設(shè)計(jì)平臺(tái)。北京航空航天大學(xué)的任貴偉和張海在“基于ARM緊湊型圖像采集系統(tǒng)”中利用ARM7（LPC2210）與CMOS（OV7620）實(shí)現(xiàn)了一個(gè)緊湊型圖像采集、處理系統(tǒng)；利用LPC2210數(shù)據(jù)總線的工作方式，有效地消除了OV7620對(duì)系統(tǒng)數(shù)據(jù)總線的干擾。作為大學(xué)本科最重要的一次實(shí)踐性課程，我選擇這個(gè)課題主要是基于以下原因。（請(qǐng)?jiān)谝陨舷鄳?yīng)方框內(nèi)打“√”）作者簽名： 年 月 日導(dǎo)師簽名： 年 月 日本科生畢業(yè)設(shè)計(jì)（論文）任務(wù)書(shū)學(xué)生姓名：XX 專(zhuān)業(yè)班級(jí)：XX 指導(dǎo)教師：XX 工作單位：XX設(shè)計(jì)(論文)題目: 基于FPGA的圖像數(shù)據(jù)傳輸控制系統(tǒng)的設(shè)計(jì)設(shè)計(jì)（論文）主要內(nèi)容：在掌握學(xué)習(xí)FPGA的基本原理、結(jié)構(gòu)和應(yīng)用的基礎(chǔ)上，完成基于FPGA的圖像數(shù)據(jù)傳輸控制系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)。除了文中特別加以標(biāo)注引用的內(nèi)容外，本論文不包括任何其他個(gè)人或集體已經(jīng)發(fā)表或撰寫(xiě)的成果作品。FPGA外圍系統(tǒng)的設(shè)計(jì)。數(shù)據(jù)的傳輸和控制的精確度和準(zhǔn)確性都會(huì)影響人或機(jī)器的下一步操作。此外，就我個(gè)人來(lái)說(shuō)，由于本次設(shè)計(jì)的重點(diǎn)是利用FPGA，這是一門(mén)既成熟又非常具有實(shí)用性的學(xué)問(wèn)，在本科期間只接觸了皮毛，現(xiàn)欲利用這一機(jī)會(huì)，對(duì)該課程進(jìn)行深入學(xué)習(xí)，使自己額外掌握一項(xiàng)技能，爭(zhēng)取通過(guò)本次畢業(yè)設(shè)計(jì)掌握FPGA的開(kāi)發(fā)設(shè)計(jì)與實(shí)用基本知識(shí)，為今后的學(xué)習(xí)工作奠定基礎(chǔ)，作為一名電子信息類(lèi)專(zhuān)業(yè)的理科生，掌握了數(shù)模電、單片機(jī)、編程語(yǔ)言的同時(shí)，邏輯可編程器件相關(guān)的知識(shí)也很重要。進(jìn)度安排第1－3周：查閱相關(guān)文獻(xiàn)資料，明確研究?jī)?nèi)容，確定方案，完成開(kāi)題報(bào)告。圖像采集是圖像處理的前提。圖像數(shù)據(jù)的獲取與傳輸作為一種基本技術(shù)，在各領(lǐng)域內(nèi)，對(duì)其研究都是十分深入的，已有各種方法對(duì)其進(jìn)行實(shí)現(xiàn)。南京林大的洪冠和南京鐵職的趙茂成等人在“基于PLC的肉碎骨圖像采集控制系統(tǒng)中”采用可編程邏輯器件PLC為控制核心，控制激光CCD和X射線相機(jī)實(shí)現(xiàn)碎骨圖像采集，獲得較高的圖像分辨率[6]。 FPGA簡(jiǎn)介FPGA（FieldProgrammable Gate Array），指的是現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展起來(lái)的一種技術(shù)。圖3 可編程輸入輸出單元 可配置邏輯塊可配置邏輯塊（CLB）是FPGA內(nèi)的基本邏輯單元，如圖4所示。 嵌入式塊RAM（BRAM）。布線資源連通FPGA內(nèi)部的所有單元，而連線的長(zhǎng)度和工藝決定著信號(hào)在連線上的驅(qū)動(dòng)能力和傳輸速度。為了提高FPGA性能，芯片生產(chǎn)商在芯片內(nèi)部集成了一些專(zhuān)用的硬核。因此數(shù)字信號(hào)處理中常見(jiàn)的復(fù)雜計(jì)算如傅里葉變換、拉普拉斯變換等都可輕易解決。 FPGA開(kāi)發(fā)過(guò)程 對(duì)于基于FPGA的系統(tǒng)，其開(kāi)發(fā)過(guò)程有分析設(shè)計(jì)，EDA仿真設(shè)計(jì)等步驟，具體如下圖所示。LAB以行列形式在FPGA器件中排列。 Quartus II簡(jiǎn)介 Quartus II 是Altera公司在MAX PLUS II基礎(chǔ)上研發(fā)出的新一代PLD開(kāi)發(fā)軟件。采用這種方法的時(shí)候，可以從上到下將邏輯分塊，即把大規(guī)模的電路劃分成若干小塊的方法，這樣可以提高輸入效率。FPGA的編譯和仿真分兩步進(jìn)行。 HDL描述語(yǔ)言簡(jiǎn)介 HDL（Hardware Description Language）即硬件描述語(yǔ)言，這是一種硬件設(shè)計(jì)人員用來(lái)進(jìn)行電子自動(dòng)化設(shè)計(jì)（EDA）的工具。Verilog HDL語(yǔ)言有一套系統(tǒng)的語(yǔ)法規(guī)則，并且有許多語(yǔ)法規(guī)則跟C語(yǔ)言一致。? 提供了用于建立表達(dá)式的算術(shù)運(yùn)算符、邏輯運(yùn)算符、位運(yùn)算符。 input [7:0] IN0 ,IN1 ,IN2 ,IN3 。 2 : OUT = IN2 。顯示圖像傳感器圖像A/D轉(zhuǎn)換FPGA主控模塊SRAM存儲(chǔ)器SRAM存儲(chǔ)器圖像D/A轉(zhuǎn)換圖10 系統(tǒng)原理框圖 該系統(tǒng)中，圖像傳感器把捕捉外界圖像轉(zhuǎn)換成模擬信號(hào)，在主控模塊FPGA的控制下，該模擬信號(hào)經(jīng)A/D轉(zhuǎn)換后成為數(shù)字信號(hào)，并被傳輸?shù)酵獠看鎯?chǔ)器SRAM中儲(chǔ)存起來(lái)，當(dāng)需要將圖像顯示出來(lái)時(shí)，在FPGA的控制下，數(shù)字信號(hào)經(jīng)過(guò)D/A的轉(zhuǎn)換成模擬信號(hào)并傳輸?shù)酵獠匡@示器上。該芯片的引腳如圖12所示。IS61LV25616AL是ISSI公司的一款容量為256K16的且引腳功能完全兼容的4Mb的異步SRAM，可為Cyclone II提供極大的外圍存儲(chǔ)空間，也能滿足視頻圖像的存儲(chǔ)大容量需求。此時(shí)，F(xiàn)PGA控制圖像數(shù)據(jù)傳輸?shù)诫S機(jī)存儲(chǔ)器SRAM中儲(chǔ)存。除此以外，其它位的設(shè)置均可以采用默認(rèn)設(shè)置。停止信號(hào)是在SCL為高電平期間，SDA出現(xiàn)由低電平向高電平的變化，它意味著即將停止I2C總線的數(shù)據(jù)傳輸，如圖15所示。圖像存儲(chǔ)模塊的原理圖設(shè)計(jì)如圖17所示。讀地址產(chǎn)生器同上，也采用18位計(jì)數(shù)器實(shí)現(xiàn)，根據(jù)系統(tǒng)要求，每隔一定的采樣周期