交通燈拔控制器設(shè)計(jì)(存儲(chǔ)版)
【正文】 HG HY 1 00 10 – – 0 HY HY 0 01 10 – – 1 HY FG 1 01 10 1 0 – FG FG 0 10 00 0 – – FG FY 1 10 00 – 1 – FG FY 1 10 00 – – 0 FY FY 0 10 01 – – 1 FY HG 1 10 01 Reset TS39。 input TS。 reg ST。b0) traffic_state=HG。 else fsm_next_state=FG。(TL|!people_check))|((traffic_state==FY)amp。 always (posedge check_rst or posedge people_valid) begin if (check_rst) people_check =0。 wire [1:0] traffic_state。 endmodule 。 output led_data, led_oe_n, led_srck, led_rck, led_b0, led_b1, led1, led2。 assign check_rst=(reset_n==139。TL) |((traffic_state==HY)amp。 else fsm_next_state=HY。b11。 reg [1:0] traffic_state。 / ST HG FG FY HY 交通燈狀態(tài)機(jī)的設(shè)計(jì) // purpose : Finite state machine used for implementing the logic of traffic light module fsm_ctrl(people_valid,clk,reset_n,TS,TL,ST,traffic_state)。)39。)39。 輸入信號(hào)為clk,reset_n,people_valid， TS， TL。h10839。b0) data_sel_temp=839。 //對(duì)輸入 ST信號(hào)進(jìn)行延遲兩個(gè)周期 always(negedge reset_n or posedge clk) begin if(reset_n==139。h10。 always(negedge reset_n or posedge clk) begin if(reset_n==139。b1:139。 end end //Divide the clk to 1HZ always (posedge clk1hz or negedge reset_n or posedge ST) begin if(reset_n==139。b0) begin counter =2539。 input reset_n。 時(shí)鐘分頻與計(jì)時(shí)模塊 () // purpose : Divide the clk to 1HZ, generate the TS and TL signal。 led_b0,led_b1作為選通數(shù)碼管信號(hào)，高電平有效。 ? 鍵盤檢測(cè)原理：當(dāng)按鍵按下時(shí)，輸入電平由高變低，按鍵松開后，輸入電平有低變高，如此會(huì)產(chǎn)生一個(gè)下降沿和一個(gè)上升沿，只要撲捉到這兩個(gè)沿，就可以確定按鍵按下。交通燈控制器設(shè)計(jì) ? 應(yīng)用場(chǎng)合：繁忙的高速路與較少使用的農(nóng)場(chǎng)路相交 ? 設(shè)計(jì)要求：探測(cè)器沿著農(nóng)場(chǎng)路放置，只要有車輛等待著穿越十字路口，就發(fā)出信號(hào) C。 ? 輸出信號(hào)為 people_valid，表示檢測(cè)信號(hào)有效。 HG狀態(tài)顯示 00，HY狀態(tài)顯示 01，F(xiàn)G狀態(tài)顯示 10，F(xiàn)Y狀態(tài)顯示 00 交通燈狀態(tài)顯示模塊 （ ） ? 輸入信號(hào)有： clk,reset_n,traffic_state， data_sel_temp，其中 traffic_state為信號(hào)燈，直接驅(qū)動(dòng) LED， data_sel_temp為送到兩位數(shù)碼中要顯示的時(shí)間 ? 模塊輸出信號(hào)分別為：led_b0,ledb1,led_data,led_oe_n,led_rck,led_srck。 data_sel_temp表示定時(shí)器剩余的定時(shí)時(shí)間值（用于顯示）。 input clk。 時(shí)鐘分頻與計(jì)時(shí)模塊 () always(posedge clk or negedge reset_n) begin if(reset_n==139。 clk1hz = ~clk1hz。 assign TL = (value = 10)?139。 reg time5s_delay。b0)
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