課程設(shè)計論文-基于eda技術(shù)的航空電源逆變控制電路設(shè)計(存儲版)
【正文】 ........................... 12 頂層文件設(shè)計 ............................................................................. 13 分頻器 CLOCK 的設(shè)計 ............................................................. 14 初 始 化數(shù)據(jù)文件 ...................................................................... 15 定制 ROM 元件 ............................................................................... .. 15 4 硬件組裝調(diào)試 ................................................................................ ..... 16 5 實驗總結(jié) ???????????????????????? ? 18 6 參考文獻(xiàn) ????????????????????????? 19 7 致 謝 ?????????????????????????? 20 1 引言 隨著電子技術(shù)、計算機(jī)技術(shù)和 EDA技術(shù)的不斷發(fā)展，利用 FPGA／ CPLD進(jìn)行數(shù)字系統(tǒng)的開發(fā)已被廣泛應(yīng)用于通信、航天、醫(yī)療電子、工業(yè)控制等領(lǐng)域。 （ 3） 比較和選擇設(shè)計的系統(tǒng)方案，畫出系統(tǒng)框圖 本文所要提及的逆變電源的特殊性在于他不但能夠提供三相正弦平衡電源 ,而且要保證在任何內(nèi)外界環(huán)境干擾條件下 ,任何兩相間的相電壓幅值與頻率保持高度穩(wěn)定 (進(jìn)行工作狀態(tài) ) 。于是 ,由 N 個等高的矩形脈寬系列構(gòu)成的波形就等同于正弦波形 [ 1 ] ,這一系列矩形脈寬的寬度及其開關(guān) (即開關(guān)器件的導(dǎo)通截止 時間 ) 可用數(shù)學(xué)方法進(jìn)行計算。假設(shè)每個等份的計數(shù)值為 600 ,將表中的數(shù)據(jù)皆與 (600/ 0. 523 598 77) 相乘并取整以便 V HDL 編程。 SPWM 數(shù)字化自然采樣法的基本原理 SPWM 波可以通過計算法或調(diào)制法來生成。故稱之為數(shù)字化 SPWM 自然采樣法，它既有數(shù)字電路穩(wěn)定可靠無漂移、便于集成等優(yōu)點，又有可重復(fù)編程、設(shè)計靈活的優(yōu)勢，還有響應(yīng)快、精度高等接近自然采樣法的調(diào)制效果。 圖 單極性 SPWM 波形原理圖 圖 單極性 SPWM 波形等效圖 利用調(diào)制法原理，如果是在正弦波和三角波的自然交點時刻控制功率開關(guān)器件的通斷，這種生成 SPWM 波形的方法稱為自然采樣法。 use 。 then tmp:= 00000000。 else if tmp = 00000001 then tmp:=00000000。 end process。 D: OUT INTEGER RANGE 0 TO 255)。139。 WHEN 04=D=245。 WHEN 12=D=174。 WHEN 20=D=75。 WHEN 28=d=8。 WHEN 36=D=13。 WHEN 44=D=87。 WHEN 52=D=186。 WHEN 60=D=249。 END SIN_ARC。 entity ffd is port ( CLK : in std_logic。 TEMP_DATA_OUT_2 = DATA_IN_2。 USE 。 END ARCHITECTURE ART。 PU1:OUT std_logic )。 end if。 具體的實現(xiàn)方法是，將上述 5 個模塊，通過我們的設(shè)計軟件，生成可以移植，調(diào)用的原理圖文件，在將其在頂層設(shè)計中直接調(diào)用即可。 end 。 X:=NOT X。 圖 ROM 數(shù)據(jù)文件編輯窗口 定制 ROM 元件 打開 MegaWizard PlugIn Manager 打開 MegaWizard PlugIn Manager 的初始對話框。 伴隨著電子電路的高頻化和復(fù)雜化的發(fā)展，電子電路的數(shù)字化控制將成為電子控制電路的一個重要發(fā)展趨勢。具有頻率轉(zhuǎn)換快、分辨率高、頻率合成范圍寬、相位噪聲低且相位可控制 的優(yōu)點。 （ 2） 完成人機(jī)接口， A/D 采樣控制，研究新的算法，代替舊的算法。所以我想在將來對電的要求會越來越高。對電路的其他功能，像 A\D 采樣轉(zhuǎn)換，人機(jī) 接口等都進(jìn)行了詳細(xì)的了解與研究。詳細(xì)介紹 FPGA 設(shè)計流程， 概要介紹了 QuartusII 相關(guān)流程。 圖 硬件組裝圖 5．實驗總結(jié) 本實驗得主要目的是實現(xiàn)逆變電路的控制，并通過實驗對此次電路的設(shè)計有更深刻的了解 。 初始化數(shù)據(jù)文件 首先在 QuartusII 中打開 ROM 數(shù)據(jù)文件編輯窗口，即選擇File|New 命令，選擇 Memory Initialization File 選項，單擊 ok按鈕后產(chǎn)生 ROM 數(shù)據(jù)文件大小選擇窗口。 then if DATA97656 then data:=data+1。 CP_DADT:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。通過 節(jié)所描述的工作后，我們已經(jīng)得到了全部所需要的 5 個模塊。 then if(Q=11111111)then Q=00000000。 use 。 END IF。 波形仿真如下： 圖 鎖存器的 波形仿真圖 數(shù)字化比較器的設(shè)計 數(shù)字化比較器的流程圖如下： 圖 數(shù)字化比較器的流程圖 代碼如下 LIBRARY IEEE。 architecture ffd_arch of ffd is signal TEMP_DATA_OUT_1,TEMP_DATA_OUT_2: std_logic_vector (7 downto 0)。其代碼如下： library IEEE。 END IF。 WHEN 58=D=239。 WHEN 50=D=162。 WHEN 42=D=64。 WHEN 34=D=4。 WHEN 26=D=19。 WHEN 18=D=99。 WHEN
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