【正文】 四川理工學(xué)院本科畢業(yè)設(shè)計（論文） 31 參考文獻(xiàn) [1] 左磊、連小珉、班學(xué)鋼、蔣孝煌 . 雙 RAM 直接數(shù)字合成任意波形發(fā)生器微機(jī)插卡研制 [J] . 清華大學(xué)學(xué)報 ,1999,2(3):4~16 [2] 陳世偉 . 鎖相環(huán)路原理及應(yīng)用 [M].北京 :兵器工業(yè)出版社 ,1990 [3] 張玉興 . DDS 高穩(wěn)高純頻譜頻率源技術(shù) [J]. 系統(tǒng)工程與電子技術(shù) ,1997,12(5):5~19 [4] 白居玉 . 低噪聲頻率合成 [M]. 西安 :西安交通大學(xué)出版社 ,1995 [5] 鄭寶輝 . 直接數(shù)字頻率合成器相位截斷誤差分析 [J]. 無線電工程 ,1998,11(7):7~18 [6] 高玉良．現(xiàn)代頻率合成與控制技術(shù) [M].北京 :航空工業(yè)出版社 ,2021 [7] 潘松，黃繼夜 . EDA技術(shù)實用教程 [M]. 北京 :科學(xué)出版社 ,2021 [8] 辛春艷 . VHDL硬件描述語言 [M].北京 :國防工業(yè)出版社 ,2021 [9] 林明權(quán) . VHDL 數(shù)字控制系統(tǒng)設(shè)計范例 [M].北京 :電子工業(yè)出版社 ,2021 [10] 盧毅、賴杰 . VHDL 與數(shù)字電路設(shè)計 [M].上海 :科學(xué)出版社 ,2021 [11] 褚振勇、翁木云 . FPGA設(shè)計與應(yīng)用 [M].西安 :西安電子科技大學(xué)出版社 ,2021 [12] 徐志軍、徐光輝 . CPLD/FPGA的開發(fā)與應(yīng)用 [M].北京 :電子工業(yè)出版社 ,2021 [13] 馮 程 . 用直接數(shù)字頻率合成器產(chǎn)生正弦波 [D]. 華中科技大學(xué)本科生論文 ,2021 [14] 周國富 . 利用 FPGA實現(xiàn) DDS專用集成電路 [J]. 電子技術(shù)應(yīng)用 ,1998,(2):14~15 [15] Boaventura,Greenhouse Climate Models:An Overview[A]Proceedings of EFITA2021Conference[M],2021 [16]I． Seginer， T． Boulard． Neural work models of the greenhouse cl imate[J]，JAgric． Eng． Res,1994,59（ 3） :203~216 [17]H． J． Tantau， Analysis and synthesis of climate control algorithins[J]，ActaHorticulturae， 1985,174(2):375~380 彭巨龍：基于 DDS 技術(shù)信號源的設(shè)計 32 附錄 A 信號發(fā)生器頂層電路圖 圖 1 正弦信號發(fā)生器頂層 塊 四川理工學(xué)院本科畢業(yè)設(shè)計（論文） 33 附錄 B 源程序清單 相位累加器 LIBRARY IEEE。因而累加器系統(tǒng)工作頻率沒能得到提高，性能不夠優(yōu)越。 在設(shè)計過程中，可根據(jù)需要隨時改變器件的內(nèi)部邏輯功能和管腳的信號方式， EDA 技術(shù) 借助于大規(guī)模集成的 FPGA/CPLD 和高效的設(shè)計軟件，用戶不僅可通過直接對芯片結(jié)構(gòu)的設(shè)計實行多種數(shù)字邏輯系統(tǒng)功能，而且由于管腳定義的靈活性，大大減輕了電路圖設(shè)計和電路板設(shè)計的工作量及難度，同時，這種基于可編程芯片的設(shè)計大大減少了系統(tǒng)芯片的數(shù)量，縮小了系統(tǒng)的體積，提高了系統(tǒng)的可靠性。但由于正弦波輸出波形幅度峰 峰值已有零點幾伏，經(jīng)單級寬帶高頻晶體管放大后峰 峰值已超過 2V。 圖 518 ADV7120引腳圖 四川理工學(xué)院本科畢業(yè)設(shè)計（論文） 27 ADV7120與 FGPA芯片輸出的電路具體連接圖入下圖 519 圖 519 ADV7120 與 FPGA連接圖 濾波及放大電路 在由數(shù)字信號至模擬信號這一過程轉(zhuǎn)換好以后，得出的信號仍然是在時間上離散的點，需要將其用低通濾波器進(jìn)行平滑處理，濾除高次頻率的雜波，得到平滑標(biāo)準(zhǔn)的正弦波。同時作為 它的功能之一就是用于 DDS 的高速數(shù)模轉(zhuǎn)換。電流型 D/A轉(zhuǎn)換較快，一般在幾 ns到幾百 ns之間。 四川理工學(xué)院本科畢業(yè)設(shè)計（論文） 23 圖 513 譯碼掃描顯示模塊 圖 514 譯碼掃描顯示模塊 頻率計數(shù)模塊和譯碼掃描顯示模塊共同組成信號發(fā)生器的頻率顯示模塊，它與頻率控制模塊的操作是同步進(jìn)行的。 KOUT為輸出頻率字，送至 DDS主模 四川理工學(xué)院本科畢業(yè)設(shè)計（論文） 21 圖 59為頻率控制模塊流程圖。由于設(shè)計要求頻率輸出范圍為 1KHZ10MHZ，則 K值的最小值為 560，最大值為 5600000。因此在實際頻率控制模塊中，增加了 4個附加的頻率步進(jìn)按鈕。正弦數(shù)據(jù)的產(chǎn)生可采用如下辦法： 在 MATLAB中編輯程序： clear tic。 由上分析設(shè)計的相位累加器模塊如圖 54所示。下面就分主模塊軟件設(shè)計和外圍硬件設(shè)計兩大部分來說明信號發(fā)生器的設(shè)計。必要時，可以返回設(shè)計輸入階段，修改設(shè)計輸入，達(dá)到設(shè)計要求。 基于 SRAM重構(gòu)。 FLEX10K系列器件在結(jié)構(gòu)上大同小異，它們都包含有四大部分：輸入輸出單元 IOE、邏輯陣列塊 (LAB)、嵌入陣列塊 EAB及行、快速通道 (FastTrack)互連。于是 FPGA/CPLD可編程器件，正得到越來越多的電子設(shè)計者的青睞。 VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可 視 部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。自 IEEE公布了 VHDL的標(biāo)準(zhǔn)版本之后，各 EDA公司相繼推出了自己的 VHDL 設(shè)計環(huán)境，或宣布自己的設(shè)計工具支持 VHDL。 20 世紀(jì) 80 年代，集成電路設(shè)計進(jìn)入了 COMS（互補(bǔ)場效 應(yīng)）時代。 EDA（ Electronic Design Automation）技術(shù)是現(xiàn)代電子設(shè)計技術(shù)的核心 [7]。從 DDS技術(shù)的原理可知，在改變輸出頻率時，實際改變的是頻率字，也就是相位增量。但是受存儲器容器的限制，存儲器地址線的為數(shù) W 不可能很大，一般都要小于 N。要想獲得較高的輸出頻率，就必須提高系統(tǒng)的時鐘批率，也就是說 DDS系統(tǒng)的相位累加器、波形存儲器、 D/A轉(zhuǎn)換器等都將工作在較高的時鐘頻率下，它的 實現(xiàn)依賴于高速數(shù)字電路和高速 D/A轉(zhuǎn)換器。 （ 4）頻率轉(zhuǎn)換時間快，可小于 100ns。也就是說 D/A 轉(zhuǎn)化器的輸出如果要完全恢復(fù)的話，輸出波形的頻率必須小于 Ncf 2/ 。每經(jīng)過一個時鐘周期，相位累加器的值遞增 K。鎖相式頻率合成器還易于集成化。 彭巨龍：基于 DDS 技術(shù)信號源的設(shè)計 4 頻率合成器的實現(xiàn)方法大體可以分成三種：直接頻率合成、間接頻率合成、直接數(shù)字頻率合成。隨著電子技術(shù)的不斷發(fā)展。同時外部控制邏輯單元也可在 FPGA 中實現(xiàn)。采用該方案設(shè)計輸出信號的頻率可達(dá)到超高頻甚至微波段，且輸出信號頻譜純度較高。由于硬件技術(shù)的限制， DDS 技術(shù) 當(dāng)時沒能得到廣泛應(yīng)用。這個理論早在 20 世紀(jì) 70 年代就被提出，它的基本原理就是利用采樣定理，通過查表法產(chǎn)生波形。 4）正弦信號負(fù)載輸出電壓峰峰值大于 1V 方案確定 方案一： 采用鎖相環(huán)合成方法。電路的規(guī)模大小和總線寬度可以由設(shè)計者根據(jù)自己的需要而設(shè)定可將波形數(shù)據(jù)存入 FPGA 的 ROM 中。頻率合成器應(yīng)用范圍非常廣泛，特別是在通信系統(tǒng)、雷達(dá)系統(tǒng)中，頻率合成器起了極其重要的作用。 (6) 調(diào)制性能 指的是頻率合成器是否 具有調(diào)幅 (AM)，調(diào)頻 (FM)、調(diào)相 (PM)等功能。由于鎖相環(huán)相當(dāng)于一個窄帶跟蹤濾波器，所以鎖相頻率合成的方法對雜散有很好的抑止作用。這里的 N 是相位累加器的字長， K 叫做頻率控制字。 D/A 轉(zhuǎn)換器的輸出波形相當(dāng)于是一個連續(xù)平滑波形的采樣，根據(jù)奈奎斯特采樣定律，采樣率必需要大于信號頻率的兩倍。 （ 3）頻率 穩(wěn)定度高。 DDS 的缺 點 （ 1）最高工作頻率不可能很高，從理論上說就只有系統(tǒng)始終頻率的一半，實際中還要小于此值。根據(jù)式 ，在較高的時鐘頻率下，為了獲得較高的頻率分辨率，則只有增加相位累加器的字長 N，故一般 N都取值較大。 DDS系統(tǒng)不僅頻率轉(zhuǎn)換速度快，而且更可貴的是只須改變頻率字，就可以改變輸出頻率，無須復(fù)雜的控制過程。這不僅大大節(jié)省了設(shè)計和制造時間，而且對設(shè)計者，無須考慮集成電路制造工藝，現(xiàn)已成為系統(tǒng)級產(chǎn)品設(shè)計的一項新的技術(shù)。這一階段人們開始利用計算機(jī)取代手工勞動，輔助進(jìn)行集成電路版圖編輯、 PCB 布局布線等工作。從此， VHDL成為硬件描述語言的業(yè)界標(biāo)準(zhǔn)之一。除了含有許多具有硬件特征的語句外， VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計算機(jī)高級語言。由于芯片內(nèi)部硬件連接關(guān)系的描述的存放，是以 EEPROM、 SRAM或 FLASH或外接 EPROM為基礎(chǔ)的，設(shè)計用戶可在可編程門陣列芯片及外圍電路保持不動的情況下，通過計算機(jī)重新下載或配彭巨龍：基于 DDS 技術(shù)信號源的設(shè)計 12 置設(shè)計軟件，就能實現(xiàn)一種新的芯片功能。 FLEX1OK系列器件規(guī)模從 1萬門到 25萬門，它無論在密度或者速度上都可以將一定規(guī)模的子系統(tǒng)集成到一個芯片上，采用快速可預(yù)測連線延時的連續(xù)式布線結(jié)構(gòu)，在某種意義上說，是一種將 EPLD和 FPGA優(yōu)點結(jié)合于一體的新型器件。 多種封裝形式。并且可以在設(shè)計文件中加載不同的激勵，觀察中間結(jié)果以及輸出波形。而顯示模塊， D/A轉(zhuǎn)換器和濾波電路則作為信號發(fā)生器外圍硬件設(shè)計。由第二章公式 字長為 N=24。 波形存儲器利用相位累加器輸出的高 8位作為地址線來對其進(jìn)行尋址，最后輸出該相位對應(yīng)的二進(jìn)制正弦幅值。 圖 56 正弦波形 ROM 圖 57 波形 ROM時序仿真圖 頻率控制模塊的設(shè)計 設(shè)計要求頻率步進(jìn)為 100HZ，但由于頻率范圍很寬，要求改變頻率時如果跨度較大則需要很長的時間通過頻率步進(jìn)端來改變輸出頻率。則實現(xiàn) 1KHZ、 10KHZ、 100KHZ和 1MHZ的步進(jìn) K的增量分別為 10 K? 、 100 K? 、 1000 K? 和 10000 K? 。 STEP2[4..0]：頻率步進(jìn)“減”操作端，各端口對應(yīng)操作值同上。 DATA1[3..0]到 DATA6[3..0]為頻率數(shù)據(jù)百位至十兆位BCD碼輸入端， SCAN[7..0]是輸出掃描信號， DISPOUT[6..0]則為數(shù)據(jù)七段碼輸出。 （ 2）轉(zhuǎn)換時間 ： 指數(shù)字量輸入到完成轉(zhuǎn)換，輸出達(dá)到最終值并穩(wěn)定為止所需的時間。同時根據(jù)設(shè)計的不同，這種芯片有三種速度等級分別為 30MHz、 50MHz 和 80MHz 級的，因為它的高速處理性能， 它被廣泛應(yīng)用于視頻、圖像等對數(shù)據(jù)實時處理四川理工學(xué)院本科畢業(yè)設(shè)計（論文） 25 和吞吐量比較大的領(lǐng)域。 ADV7120 芯片的功能引腳對應(yīng)的實際引腳參考圖 518。放大器增益與帶寬成反比關(guān)系，所以單級寬帶放大器的增益不大。 特別是 EDA 技術(shù)的日趨成熟的今天，通過計算機(jī)輔助設(shè)計，可以很好地完成電子設(shè)計的自動化。第一，在 累加器設(shè)計中，沒有采用流水先設(shè)計。 最后感謝我的家人對我的支持和理解。 DOUT: OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。139。 END PROCESS。 END ENTITY ROM。 WHEN00000111=DAOUT=10010110。 WHEN00001111=DAOUT=10101110。 WHEN00010111=DAOUT=11000100。 WHEN00011111=DAOUT=11011000。 彭巨龍：基于 DDS 技術(shù)信號源的設(shè)計 36 WHEN00100111=DAOUT=11101001。 WHEN00101111=DAOUT=11110101。 WHEN00110111=DAOUT=11111101。 WHEN00110011=DAOUT=11111010。