【正文】 use 。 then q=00000000000000000000000000000000。 use 。 begin a=ar。 when 0111=y=d7。 entity hc4511 is port( din :in std_logic_vector(3 downto 0)。 when0011=dout=1001111。 end case。 end entity fanxiangqi 。139。 entity DECODER38 is port(a: in std_logic_vector(3 downto 0)。 when 0011= Y=00001000。 end architecture art。 architecture art of jymk is ponent decoder38 port(a: in std_logic_vector(3 downto 0)。 ponent t8 PORT (clk: in std_logic。 u2:reg32 port map(d=d2,q=q2,en=p(2),clr=clr)。 end art。clk: in std_logic。 ena: in std_logic。 signal t1:std_logic。 U7:t10 port map(clk=carry7,clr=clr,ena=t1,cq=y(31 downto 28))。 武漢理工大學(xué)《能力拓展訓(xùn)練》課程設(shè)計說明書 36 y:out std_logic_vector(31 downto 0))。 clr: in std_logic。 use 。 ponent jymk port(d0,d1,d2,d3,d4,d5,d6,d7:in std_logic_vector(31 downto 0)。 DCMK 源程序 library ieee。 end ponent。 end art。 dout:out std_logic_vector(6 downto 0) )。 u6:hc4511 port map(din=din(27 downto 24),dout=dout7)。 end entity shuzimiaobiao。 begin u0:dcmk port map(clk=clk,clr=clr,select1=select1,stop=stop,jishu=jishu,y=data1)。 end ponent。 entity shuzimiaobiao is port(clk,clr,stop,select1,jishu:in std_logic。 u4:hc4511 port map(din=din(19 downto 16),dout=dout5)。 end entity yimamk。 begin u0:hxmk port map(y0=g2,y1=g3,y2=g4,y3=g5,y4=g6,y5=g7,y6=g8,y7=g1,clk=clk,clr=clr,stop=stop,jishu=jishu)。 architecture art of dcmk is ponent hxmk port(y0,y1,y2,y3,y4,y5,y6,y7: out std_logic_vector(31 downto 0)。 u1:jymk port 武漢理工大學(xué)《能力拓展訓(xùn)練》課程設(shè)計說明書 37 map(clr=clr,jishu=jishu,d0=qout,d1=qout,d2=qout,d3=qout,d4=qout,d5=qout,d6=qout,d7=qout,q0=y0,q1=y1,q7=y7,q2=y2,q3=y3,q4=y4,q5=y5,q6=y6)。 y:out std_logic_vector(31 downto 0))。 end art。 end ponent select8_1。 entity xzscmk is port(d0,d1,d2,d3,d4,d5,d6,d7:std_logic_vector(31 downto 0)。 U5:t6 port map(clk=carry5,clr=clr,carry_out=carry6,ena=t1,cq=y(23 downto 20))。 end ponent。 ponent t6 port (clk: in std_logic。 end entity jsmk。 u8:decoder38 port map(y=p(7 downto 0),a=z(3 downto 0))。 begin u0:reg32 port map(d=d0,q=q0,en=p(0),clr=clr)。 clr:in std_logic)。 q0,q1,q2,q3,q4,q5,q6,q7:out std_logic_vector(31 downto 0))。 end case。 when 0001= Y=00000010。 DECODER38 源程序 Library ieee。 elsif clk39。 entity fanxiangqi is port(clk,clr:in std_logic。 when1001=dout=1101111。 when0001=dout=0000110。 use 。 when 0101=y=d5。 architecture art of select8_1 is signal d: std_logic_vector(31 downto 0)。 end architecture art。 architecture art of reg32 is begin process(en,d) is begin if clr=39。 REG32 的源程序 library ieee。 THEN IF CQI=1000 THEN CQI=0000。 END CNT8。 CQ=CQI。 ELSE CQI=CQI+39。 ELSIF CLK39。 ENA: IN STD_LOGIC。 END PROCESS。139。 THEN CQI=0000。 CLR: IN STD_LOGIC。在此基礎(chǔ)上將各個模塊通過原件列化語句連接在一起，構(gòu)成數(shù)字秒表電路系統(tǒng)，實現(xiàn)數(shù)字秒表的各個功能。 （七）、由 DCMK 和 YMMK 組成的頂層模塊 SHUXIMIAOBIAO 模塊的仿真波形如下圖， SHUZIMIAOBIAO 的 VHDL 程序見附錄 3。 （四）、譯碼模塊的波形仿真 1，譯碼模塊子程序 HC4511 的仿真波形如下： CH511的仿真波形圖 波形分析： 武漢理工大學(xué)《能力拓展訓(xùn)練》課程設(shè)計說明書 21 從 CH4511 的波形來看，輸出的各位數(shù)據(jù)，分別為輸入數(shù)據(jù)的字形碼。故該譯碼器符合設(shè)計要求。故該計數(shù)器的功能符合設(shè)計要求。 記憶模塊子程序 （ 1）記憶模塊 VHDL程序及其子程序 REG3 DECODER3 CNT8 的 VHDL程序見附錄 3。 武漢理工大學(xué)《能力拓展訓(xùn)練》課程設(shè)計說明書 11 清零鍵：這個鍵的作用是將計數(shù)器以及寄存器中的數(shù)據(jù)清零，在開始計數(shù)前需要進(jìn)行清零操作，只需按下清零鍵即可。每當(dāng)選擇輸出功能鍵按下后，計 數(shù)器的輸出數(shù)據(jù)加一，使選擇器的地址發(fā)生改變，從而選擇輸出下一路數(shù)據(jù)。 (3)記憶模塊原理圖如下圖： 記憶模塊的原理圖 (4)工作原理 將各個寄存器的清零的接在一起，以實現(xiàn)對整個記憶模塊的 清零，將 8 個寄存器的使能端接分別接到 3— 8 線譯碼器的輸出端，將 38 譯碼器的輸入端接到 8進(jìn)制計數(shù)器的輸出端，通過改變計數(shù)器的輸出值，從而改變譯碼器的輸出值來控制 8 個寄存器的工作狀態(tài)， 8 進(jìn)制計數(shù)器的時鐘端接到計數(shù)功能鍵，每按一次計數(shù)功能鍵計數(shù)器的值加一，再經(jīng)過譯碼，從而實現(xiàn)對八個寄存器的控制，使 8個寄存器的使能端依次有效，將 8 道時間數(shù)據(jù)記錄下來。 進(jìn)位端：當(dāng)計數(shù)器計數(shù)已滿時，進(jìn)位端輸出高電平，未滿時輸出低電平。 本數(shù)字秒表的時鐘信號由 555 定時器夠成的多諧振蕩器構(gòu)成，產(chǎn)生周期為 FPGA 芯片 顯示電路 外圍按鍵電路 電源 基于 EDA 的數(shù)字秒表的設(shè)計原理圖 時鐘產(chǎn)生電路 武漢理工大學(xué)《能力拓展訓(xùn)練》課程設(shè)計說明書 5 的時鐘信號，故該數(shù)字秒表的精度為 ，其次它 是基于 EDA 技術(shù)來設(shè)計，采用 FPGA 芯片，用 VHDL 硬件描述語言來編程，故它還具有功耗低，計時速度快，具有較高的可靠性和實時性等。 設(shè)計方案的選擇與論證 方案一： 基于單片機的數(shù)字秒表設(shè)計 應(yīng)用 AT89S51 單片機設(shè) 計單片實現(xiàn)數(shù)字秒表，主要原理是應(yīng)用單片機的定時 /計數(shù)器的計數(shù)功能，對機器周期計數(shù)形成標(biāo)準(zhǔn)時間，然后通過單片機的并行口將記錄的數(shù)據(jù)在外接的數(shù)碼管上顯示。假如我們要在晝夜循環(huán)之間確定出某個時刻，則非有“ 測量準(zhǔn)則”不可。VHDL。把系統(tǒng)設(shè)計輸入到 EDA軟件，可以用圖形輸入，硬件描述語言 或者二者的混合輸入。 6 時 停止計數(shù) 顯示譯碼器全部顯示零，并發(fā)出十聲警報聲。 2） 2020 年 7 月 9 日，方案選擇和電路設(shè)計仿真。在此基礎(chǔ)上將各個模塊通過原件列化語句連接在一起，構(gòu)成數(shù)字秒表電路系統(tǒng)，實現(xiàn)數(shù)字秒表的各個功能。EDA。在許許多多的領(lǐng)域中我們需要對時間做精確的記錄。 基于 EDA 的數(shù)字秒表設(shè)計原理框圖如下圖： 方案比較：兩種方案實現(xiàn)數(shù)字秒表的功能具有很多相似之處，都具有很強的可編程能力，功耗低，抗干擾能力強等，基于 EDA 設(shè)計的數(shù)字秒表比基于單片機設(shè)計的數(shù)字秒表最突出的優(yōu)點就是它不易被解密，設(shè)計出來的產(chǎn)品具有自己的知識產(chǎn)權(quán)，經(jīng)過兩個方案的比較，此設(shè)計采用 EDA 技術(shù)來設(shè)計。然后由記憶模塊來保存計時模塊所產(chǎn)生的數(shù)據(jù)，在由選擇 輸出模塊將記憶模塊的各道數(shù)據(jù)分別傳送的譯 碼模塊，經(jīng)過譯碼模塊就時間數(shù)據(jù)譯碼 后，最后又顯示模塊顯示所記錄的時間數(shù)據(jù) . 數(shù)字秒表的設(shè)計方案流程圖下圖： 武漢理工大學(xué)《能力拓展訓(xùn)練》課程設(shè)計說明書 6 設(shè)計方案流程圖 2 數(shù)字秒表的電路設(shè)計 這一章主要是對各模塊的功能以及各模塊的組成做具體的介紹，主要包括計數(shù)模塊、記憶模塊、選擇輸出模塊，譯碼模塊、控制電路、顯示模塊，標(biāo)準(zhǔn)時鐘產(chǎn)生電路等。 (3)計數(shù)模塊電路圖如下圖： 計數(shù)模塊電路圖 (5)工作原理：將各個計數(shù)器的清零端連在一起以實現(xiàn)對整體的清零，將前一級的進(jìn)位端連到后一級的時鐘端，以實現(xiàn)位擴展。 8 選一數(shù)據(jù)選擇器由 8 個 32 位的數(shù)據(jù) 輸入端（ D0..D7） ,一個地址輸入端（ AR[2..0]） ,以及一個 32 位的數(shù)據(jù)輸出端組成。 標(biāo)準(zhǔn)時鐘脈沖產(chǎn)生電路 標(biāo)準(zhǔn)時鐘才生電路主要由 555 定時器構(gòu)成的多諧振蕩器組成，利用 RC 電路的沖放電，產(chǎn)生 f=1/(R1+R2)的時鐘信號，由秒表的計數(shù)周期為 ，可以定R1=,R3=5K,C1=1Uf,C2=。 3 數(shù)字秒表的 軟件設(shè)計 端口定義 （ 1）計數(shù)模塊端口定義 CLK時鐘脈沖輸入接口 CLR清零輸入端口 STOP停止 /開始控制輸入端口 Y數(shù)據(jù)輸出端口 （ 2）記憶模塊端口定義 CLR清零輸入端口 D0 至 D7數(shù)據(jù)輸入端口 Q0 至 Q7數(shù)據(jù) 輸出端口 JISHU計數(shù)輸入端口 （ 3）選擇輸出模塊端口定義 D0 至 D7數(shù)據(jù)輸入端口 CLR清零輸入端口 SELECT1選擇輸出控制輸入端口 Y數(shù)據(jù)輸出端口 （ 4）譯碼模塊端口定義 DIN數(shù)據(jù)輸入端口 DOUT數(shù)據(jù)輸出端口 武漢理工大學(xué)《能力拓展訓(xùn)練》課程設(shè)計說明書 12 （ 5）數(shù)字秒表