【正文】 ............. 20 數(shù)碼管 ......................................................................................................... 20 ADTLV571 模塊 .......................................................................................... 21 4 數(shù)字電壓表的設(shè)計 ............................................................................................... 24 系統(tǒng)的整體設(shè)計方案 ....................................................................................... 24 模數(shù)轉(zhuǎn)換控制模塊 ........................................................................................... 24 數(shù)字電壓轉(zhuǎn) BCD 模塊 ..................................................................................... 25 數(shù)碼管顯示模塊 ............................................................................................... 26 管腳約束文件 ................................................................................................... 28 5 數(shù)字電壓表的實現(xiàn) ............................................................................................... 29 6 結(jié) 論 .................................................................................................................... 32 參考文獻 ...................................................................................................................... 33 致 謝 .......................................................................................................................... 34 附 錄 .......................................................................................................................... 35 天津科技大學(xué) 2020屆 本科生 畢業(yè)論文 1 1 緒 論 數(shù)字電壓表的研究背景 在 20 世紀(jì) 50 年代數(shù)字電壓表開始出現(xiàn)在生活和研究的各個方面，它在 60年代得到了發(fā)展和完善 。因為其硬 件系統(tǒng)的功能是基于軟件編程實現(xiàn)的，所以其靈活度高可在不改變原有電路的基礎(chǔ)上實現(xiàn)系統(tǒng)的升級[14]。 由于在單片機系統(tǒng)中必須使用許多獨立元件連接成整體的外圍電路 ， 這就使得 整個系統(tǒng) 變 得復(fù)雜 度高 ， 抗干擾能力差， 可靠性較低，而且功耗高。 國內(nèi)外研究概況及應(yīng)用前景 科學(xué)技術(shù)的 快速 發(fā)展為測量 儀表 、儀 器的出現(xiàn)提供了可能性，并且為此提供了 新 的 原理和新 的 技術(shù) 支持， 新型的元、器體 也應(yīng)運而生 ， 與此 同時對測量儀表的 要求 有了更高更新的要求 。 從50 到 60 年代 的 中期，電壓表 通過 運用各種原理 來 實現(xiàn) 模擬量與數(shù)字量之間的變換 ， 就是通過將 模擬量轉(zhuǎn)化成數(shù)字量 來 實現(xiàn)測量儀表的數(shù)字化。 如今 ，智能 化儀 表發(fā)展 的非常迅猛 ， 在智能儀表中尤其以微處理式電壓表所占的百分比最多 [4]。 ISE 的功能 主要分為 設(shè)計輸入、綜合、仿真、實現(xiàn)和下載 幾個部分 ，涵蓋了 FPGA 開發(fā)的全過程，從功能上講，其工作流程 不 需借助任何 的 第三方 EDA 軟件。 硬件描述語言 VHDL VHDL 語言簡介 VHSIC(Very—High—Speed—Integrated—Circuit)HardwareDescription Language，是由美國 的 國防部提出的一種新 型 的 HDL， 產(chǎn)生 于 1981 年，其目標(biāo)是一個使電路文本 使他人理解 的一種標(biāo)準(zhǔn)， 其主要功能是為了讓他人所理解采用文本描述的設(shè)計 ，同時作為模型語言， 可以 采用軟件 來 進行模擬 操作 。 ① 具有 強大的功能和靈活性 特點 ： VHDL 語言 語言結(jié)構(gòu)功能十分強大 ， 復(fù)雜的邏輯控制可以用最簡單明確的語言來描述 。 ⑥ VHDL 語言 具有 標(biāo)準(zhǔn)、規(guī)范，易于共享和復(fù)用 的特點 ： VHDL 語言的語法 標(biāo)準(zhǔn)、規(guī)范且可讀性非常強 。 以本設(shè)計中的程序為例如 entity volmeter is port ( clk : in STD_lOGIC。 ARCHITECTURE 結(jié)構(gòu)體名 OF 實體名 IS [說明語句 ] BEGIN [功能描述語句 ] END ARCHITECTURE 結(jié)構(gòu)體名 。 scan : out STD_lOGIC_VECTOR (2 downto 0)。 進程語句結(jié)構(gòu) [進程標(biāo)號 : ] PROCESS [ ( 敏感信號參數(shù)表 ) ] [IS] [進程說明部分 ] BEGIN 順序描述語句 END PROCESS [進程標(biāo)號 ]。 進程說明部分可以包含數(shù)據(jù)類型、常數(shù)、變量、屬性、子程序 [15]。hexd=39。amp。led_sta=s0。event and clk=39。 同時能 實現(xiàn)邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化，邏輯布局布線、邏輯仿真 等功能 。在電子產(chǎn)品的各個設(shè)計階段 該工具可以 發(fā)揮 非常 重要 的 作用，使設(shè)計更復(fù)雜的電路和系統(tǒng) 有了希望 。在產(chǎn)品設(shè)計與制造方面 ， EDA 技術(shù)可實現(xiàn)前期的計算機仿真、系統(tǒng)級模擬及測試環(huán)境的仿真、 PCB 的制作、電路板的焊接、 ASIC 的設(shè)計等。 將O)LI)/ FPGA 器件的開發(fā)應(yīng)用到儀器設(shè)備中。隨著半導(dǎo)體技術(shù)、集成技術(shù)和計算機技術(shù)的迅猛發(fā)展，天津科技大學(xué) 2020屆 本科生 畢業(yè)論文 15 電子系統(tǒng)的設(shè)計方法和設(shè)計手段都發(fā)生了很大的變化。本設(shè)計平臺由本公司設(shè)計的 SEEDFEM025 開發(fā)系統(tǒng)構(gòu)成，主要器件是 Xilinx 推出的 Virtex4 系列器件，嵌入了 MicroBlaze 處理器軟核 [9]。 CPLD／ FPGA 的延遲時間能達到 納秒級 數(shù) ， 加上其具有 并行 的 工作方式， 將 在超高速應(yīng)用領(lǐng)域和實時測控方面有非常廣闊的 應(yīng)用前景。 (6)易學(xué)易用，開發(fā)便捷。 FPGA 的基本特點主要有： (1)采用 FPGA 設(shè)計 ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合格的芯片，可做其它全定制或半定制 ASIC 電路的中試樣片。 如今 ，高密度的 FPGA 產(chǎn)品 占有的市場也非?？捎^ ，并且已經(jīng)具備了片上系統(tǒng)集成的能力。另一類系統(tǒng)重構(gòu) 即動態(tài)重構(gòu)，是指在系統(tǒng)運行期間，根據(jù)需要適時地對芯片重新配置以改變系統(tǒng)的功能，可由基于 SRAM 技術(shù)的 FPGA(SRAMbased FPGA)實現(xiàn)。因此，為了適應(yīng)未來復(fù)雜高速電子系統(tǒng)的要求， FPGA 器件的高速可預(yù)測延時也是一個發(fā)展趨勢。 可編程邏輯器件的設(shè)計是利用 EDA 開發(fā)軟件和編程土具對器件開發(fā)的過程。仿真中如發(fā)現(xiàn)錯誤，則返回設(shè)計輸入中修改邏輯設(shè)計。 本設(shè)計用到的器件有 Vritex4SX2 CPLD 功能模塊、數(shù)碼管和模數(shù)轉(zhuǎn)換器 TLV571。單端接口標(biāo)準(zhǔn)包括LVTTL、 LVCMOS(、 、 、 )、 PCI(33 和 66MHz)、 PCI、 GTL、 (I、 II、 III、 IV)、 和 (I、 II)；差分接口標(biāo) 準(zhǔn)包括LVDS 和擴展的 LVDS()、 BLVDS、 ULVDS、 HSTL( 和 )、 SSTL(和 )。單個的發(fā)光二極管使用比較簡單。 圖 32 共陽極 7 段 LED 引腳配置與內(nèi)部結(jié)構(gòu) 數(shù)碼管分為片選和段選：片選為低電平有效，從左到右；段選分為 abcdefg點，高電平點亮，自頂順時針轉(zhuǎn) abcdefg.。在軟件電量降低時， ADC 的電量會下降到 10uA。讀取 INTR 是否有下降沿，有則表示轉(zhuǎn)換完成，進入下一狀態(tài)。方框圖如 42 所示。139。cstr = 39。139。 when s3=cs= 39。 now_state=s4。 cstr = 39。 為了獲得輸入模擬電壓對應(yīng)的 BCD 碼，方便數(shù)據(jù)的顯示，將表 41 的 BCD碼一次存在存儲器中，每個存儲單元放 2 位 BCD 碼， 4 位 BCD 碼占用兩個存儲單元。 高 4 位與低 4 位的 BCD 碼之和： 0000 0100 0001 0110+0000 0000 0010 1000=0000 0100 0011 1110 天津科技大學(xué) 2020屆 本科生 畢業(yè)論文 26 高 4 位與低 4 位的 BCD 碼之和： 0000 0100 1000 0110+0000 0000 0000 1000=0000 0100 0011 1110 上述運算結(jié)果的低 4 位 1110，大于 9，進行數(shù)據(jù)調(diào)整，加 6 后的 BCD 碼為 0100，且向高位進位，使高位的 0011 加 0001 變?yōu)?0100，調(diào)整后的數(shù)據(jù)位 0000 0100 1000 1000，且表示十進制數(shù) ，與 + 的運算結(jié)果相符。 表 41 中的電壓值可以用 4 位 BCD 碼 (Binary Code Decimal)碼表示，不考慮小數(shù)點，用十六進制碼表示 BCD 碼 比較簡單方便 ，可得如表 41 所示的高 4 位 BCD 碼和低 4 位 BCD 碼。 rd = 39。 cstr = 39。 else now_state=s2。139。 rd = 39。139。 轉(zhuǎn) 換 控 制模 塊數(shù) 據(jù) 處 理模 塊顯 示 控 制模 塊數(shù) 據(jù)數(shù) 據(jù)數(shù) 據(jù) 輸 入段 選位 選C SW RR DI N T R 圖 41 FPGA控制電路原理框圖 模數(shù)轉(zhuǎn)換控制模塊 我們使用的 FPGA 是 Xilinx 公司設(shè)計的 SEEDFEM025 開發(fā)系統(tǒng)構(gòu)成， 其中主要 的 器件是 Xilinx 推出的 Virtex4 系列器件。、 10 ??? RDWRCS 2) 狀態(tài) s1： TVL571 進行模數(shù)轉(zhuǎn)換，轉(zhuǎn)換時間 100 s? ，設(shè)置 。提供電壓為 3V時功耗只有 12mW，電壓為 5V時，功耗為 35mW。從圖中可以看出，其中天津科技大學(xué) 2020屆 本科生 畢業(yè)論文 21 7 個發(fā)光二極管構(gòu)成字形 “8”，可以用來顯示數(shù)字，另一個發(fā)光二極管構(gòu) 成小數(shù)點。 數(shù)碼管 LED 即 為發(fā)光二極管， Light Emitting Diode 是它的英文簡稱 。 5. 多達 20 個數(shù)字高性能和豐富的時鐘管理器 DCM 模塊和 32 個全局時鐘緩沖器，構(gòu)成了內(nèi)部高性能和豐富的時鐘資源。 設(shè) 計 準(zhǔn)備設(shè) 計 輸 入設(shè) 計 處 理器 件 編程功 能 仿 真時 序 仿 真器 件 測 試 圖 31 可編程邏輯器件設(shè)計流程 SEEDXDTKV4 實驗平臺 該平臺的主處理器模塊是本公司生產(chǎn)的 SEEDFEM025 板卡。設(shè)計輸入通常有以下集中形式： 1)原理圖輸入方式 2)硬件描述語言輸入方式 3)波形輸入方式 3．功能仿真 功能仿真也叫做前仿真。采用現(xiàn)場可編程器件不僅縮短了產(chǎn)品上市時間， 還可滿足現(xiàn)在和下一代便攜式設(shè)計所需要的成本、性能、尺寸等方面的要求，并提供系統(tǒng)級支持。為了保證高速系統(tǒng)的穩(wěn)定， FPGA 器件的延時可預(yù)測性也是十分重要的。按照實現(xiàn)的途徑不同，系統(tǒng)內(nèi)重構(gòu)可分為靜態(tài)重構(gòu)和動態(tài)重構(gòu)兩類。 FPGA 器件 如今 已經(jīng)成為 全世界炙手可熱 的半導(dǎo)體器件， 同時 在現(xiàn)代電子系統(tǒng)設(shè)計中 起著越 來越重要的作用 ，其未來的發(fā)展方向?qū)⒊尸F(xiàn)以下幾個方面的趨勢。每個 IOB 控制一個引腳，可被配置為輸入、輸出或雙向 L／ O 功能。 如今 ， CPLD／ FPGA 可供選擇范圍很大，可根據(jù)不同的應(yīng)用 選擇不同容量的芯片。 在正 5V工作電壓的情況下可以任意時刻對正在工作中的 CPLD／ FPGA 進行全部或部分地系統(tǒng)編程，并且可以進行所謂 “菊花鏈?zhǔn)?”的多芯片串行