數(shù)字電路課程設(shè)計(jì)(存儲(chǔ)版)
【正文】 CNT1:=0000。 DAOUT=CNT1amp。 USE 。) THEN IF EN=39。 ELSE CNT0:=CNT0+1。 END ART。 HOUR:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 ELSIF(CKDSP39。 PROCESS(SEC,SECOND,MINUTE,HOUR) BEGIN CASE SEC IS WHEN 000=DAOUT=SECOND(3 DOWNTO 0)。 END PROCESS。 USE 。 BEGIN M1=MINUTE(7 DOWNTO 4)。 WHEN0010=LAMP=000000010。 WHEN OTHERS=LAMP=000000000。 else LAMP=”000000000”。 SPEAK=QLK OR Q500。 ENTITY DELED IS PORT( S:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN DATA_4=S。 D3=OUT_7(3)。 WHEN0100=OUT_7=1100110。 END PROCESS。 單元電路設(shè)計(jì) 。139。039。039。039。039。039。 器件編程 1．實(shí)驗(yàn)程序 LIBRARY ieee。 SIGNAL xianshi:std_logic_vector(1 DOWNTO 0)。 begin if(clk039。 WHEN 01 = fx:=39。 end case。else fx1=39。139。 shuchuyima:process(xianshi) begin case xianshi is when 00 = Rm=39。Yf=39。Gm=39。 when 10 = Rm=39。Yf=39。Gm=39。 when others=Rm=39。Yf=39。進(jìn)一步了解了 VHDL 語(yǔ)言的結(jié)構(gòu)和編程方法，并通過(guò)硬件實(shí)驗(yàn)和對(duì) FPGA 的程序下載初步掌握了電子 EDA 的設(shè)計(jì)方法，為以后的學(xué)習(xí)打下基礎(chǔ)。 end behave。Rf=39。Gf=39。Ym=39。Rf=39。Gf=39。Ym=39。Rf=39。 end if。039。) then fx1=39。 WHEN others = fx:=39。 case sens IS WHEN 11 = if(time=20) then fx:=not fx0。039。 END xhd。 。039。039。039。039。039。039。 感謝常老師在設(shè)計(jì)過(guò)程中對(duì)我們出現(xiàn)的問(wèn)題進(jìn)行詳細(xì)而具體的解答，以及對(duì)我們?cè)O(shè)計(jì)的各種啟發(fā)，同時(shí)也感謝在設(shè)計(jì)時(shí)同學(xué)們給予的幫助。 WHEN OTHERS =OUT_7=0000000。 WHEN0010=OUT_7=1011011。 D1=OUT_7(1)。 SIGNAL OUT_7:STD_LOGIC_VECTOR(6 DOWNTO 0)。 USE 。 END IF。 END IF。 WHEN1000=LAMP=010000000。139。 ARCHITECTURE ART OF ALERT IS SIGNAL Q500,QLK:STD_LOGIC。 程序如下： LIBRARY IEEE。 WHEN OTHERS=DAOUT=0000。 END IF。039。 SECOND:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。CNT0。 ELSE IF CNT0=1001 THEN CNT1:=CNT1+1。EVENT AND CLK=39。 LIBRARY IEEE。 END IF。039。139。 ENTITY MINUTE IS PORT(CLK,EN,SETHOUR:IN STD_LOGIC。 DAOUT(7 DOWNTO 4)=COUNTER。139。 COUNTER=COUNTER+1。 BEGIN P1:PROCESS(RESET,CLK) BEGIN IF (RESET=39。 ENTITY SECOND IS PORT(RESET,CLK,SETMIN:IN STD_LOGIC。 各模塊程序設(shè)計(jì) : 1. 秒計(jì)
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