【正文】 程序編譯后就可進(jìn)行仿真，仿真結(jié)果如圖 512 所示： 圖 512 18 位和 19 位有符號數(shù)相加結(jié)果波形圖 由上圖可知，與預(yù)期相符，即設(shè)計(jì)正確，再將其生成為一個元件以便后來調(diào)用，其生成圖如圖 513 所示 圖 513 18 位和 19 位有符號數(shù)相加元件圖 18 ⑶ 兩個 20 位有符號數(shù)相加產(chǎn)生一個 21 位有符號數(shù)的加法器設(shè)計(jì)： 由分析可寫出如下程序： LIBRARY ieee。 ARCHITECTURE sum40149919 OF add202021 IS BEGIN PROCESS(clk) BEGIN IF(clk39。 END sum40149919。 END add191920。 END PROCESS。 s:OUT SIGNED(21 DOWNTO 0))。b)。 USE 。 BEGIN IF(clk39。 END IF。 注 意： 31 和 88的乘結(jié)果都只包含了乘系數(shù) 31 和 88 的數(shù)值，并沒有將兩個負(fù)號代入，所以兩乘法器后面的加法器運(yùn)算改為減法器模塊，采用 031*累加結(jié)果 88*累加結(jié)果的方法，實(shí)現(xiàn)（ 31） *累加結(jié)果 +（ 88） *累加結(jié)果的計(jì)算。 Dout :out signed(18 downto 0))。 BEGIN PROCESS(Din1,Din2,clk) BEGIN IF clk39。 22 圖 523 31 和 88 的減法器元件圖 ⑵ 106 和 54 的減法器的設(shè)計(jì)： 由分析可寫出如下程序： LIBRARY ieee。 ARCHITECTURE sub1065417 of jian10654 IS SIGNAL s1: signed(17 downto 0):=(Din2(16)amp。 THEN Dout=s2Din1s1。將常系數(shù)分 23 解成幾個 2的冪的和形式，然后再分別進(jìn)行運(yùn)算。 Din : IN SIGNED (10 DOWNTO 0)。 s2=Din。 ELSE s3=(39。EVENT AND clk=39。 USE 。 SIGNAL s3 : SIGNED (13 DOWNTO 0)。 IF (Din(10)=39。 ELSE s4=(39。 A2: PROCESS(clk,s4) BEGIN IF clk39。 25 圖 529 乘 88 電路元件圖 ⑶乘 106 電路設(shè)計(jì)： 由分析可寫出如下程序： LIBRARY ieee。 SIGNAL s2 : SIGNED (15 DOWNTO 0)。 s3=Dinamp。039。amp。EVENT AND clk=39。 USE 。 SIGNAL s3 : SIGNED (11 DOWNTO 0)。039。s3(11 DOWNTO 0))。 END PROCESS。 程序編譯后就可進(jìn)行仿真，仿真結(jié)果如圖 532所示： 圖 532 乘 54 電路結(jié)果仿真圖 由上圖可知，與預(yù)期相符，即設(shè)計(jì)正確，再將其生成為一個元件以便后來調(diào)用，其生成圖如圖 533 所示 。 ARCHITECTURE mult70 OF mult70 IS SIGNAL s1 : SIGNED (16 DOWNTO 0)。 s3=Dinamp。s1(16 downto 0))+(00000amp。s3(11 DOWNTO 0))。 END PROCESS。 Dout : OUT SIGNED (18 DOWNTO 0))。 s2=Dinamp。s1(17 downto 0))(0000amp。s3(10 DOWNTO 0))。 END PROCESS。 Dout : OUT SIGNED (19 DOWNTO 0))。000000000。) THEN s5=(39。139。 A2: PROCESS(clk,s5) BEGIN IF clk39。 圖 539 乘 401 電路元件圖 ⑻ 乘 499 電路設(shè)計(jì)： 由分析可寫出如下程序： LIBRARY ieee。 SIGNAL s2 : SIGNED (13 DOWNTO 0)。 s3=Dinamp。s1(18 downto 0))(000000amp。s2(13 DOWNTO 0))(1111111amp。 THEN Dout=s5。 34 圖 544 用 conv函數(shù)后結(jié)果圖 截成高十位輸出結(jié)果如圖 545 所示 圖 545 截成高十位輸出結(jié)果 由以上仿真結(jié)果對比可知，在截短前的濾波器輸出和 matlab 卷積乘結(jié)果完全一致，濾波器功能完好。 其次就是對 FIR 濾波器知識方面的，雖然大三學(xué)過數(shù)字信號處理，但那時老師只是講了一些基本知識，由于這部分知識很抽象，難度很大，所以當(dāng)時也沒學(xué)好，經(jīng)過這次課設(shè)，我又從新翻閱了以前的課本。其中 clk 和 rst 信號采用了總線名稱的連接方式。EVENT AND clk=39。amp。039。 s2=Dinamp。 END mult499。 END mult401。 END IF。s4(10 DOWNTO 0))。 IF (Din(10)=39。 SIGNAL s5 : SIGNED (19 DOWNTO 0)。 ENTITY mult401 IS 29 PORT( clk : IN STD_LOGIC。 THEN Dout=s4。s1(17 downto 0))(1111amp。039。 BEGIN A1:PROCESS(Din,s1,s2,s3) BEGIN s1=Dinamp。 ENTITY mult239 IS PORT( clk : IN STD_LOGIC。 THEN Dout=s4。s1(16 downto 0))+(11111amp。039。 s2=Dinamp。 Dout : OUT SIGNED (17 DOWNTO 0))。 END PROCESS。s3(11 DOWNTO 0))。s1(15 downto 0))(00amp。 s3=Dinamp。 ARCHITECTURE mult54 OF mult54 IS SIGNAL s1 : SIGNED (16 DOWNTO 0)。 程序編譯后就可進(jìn)行仿真，仿真結(jié)果如圖 530所示： 圖 530 乘 106電路結(jié)果仿真圖 由上圖可知，與預(yù)期相符，即設(shè)計(jì)正確，再將其生成為一個元件以便后來調(diào)用，其生成圖如圖 531 所示 。 END PROCESS。 ELSE s5=(39。039。 s2=Dinamp。 END mult106。 END mult88。 END IF。s2(14 DOWNTO 0))+(0000amp。 s3=Dinamp。 ARCHITECTURE mult88 OF mult88 IS SIGNAL s1 : SIGNED (16 DOWNTO 0)。 程序編譯后就可進(jìn)行仿真，仿真結(jié)果如圖 526 所示： 圖 526 乘 31電路結(jié)果仿真圖 由上圖可知，與預(yù)期相符，即設(shè)計(jì)正確，再將其生成為一個元件以便后來調(diào)用，其生成圖如圖 527 所示 。 END PROCESS。s1(14 downto 0))(00000amp。 BEGIN A1:PROCESS(Din,s1,s2,s3) BEGIN s1=Dinamp。 USE 。當(dāng)?shù)竭_(dá)時鐘上升沿時，將兩數(shù)輸入，運(yùn)算并輸出結(jié)果。event and clk=39。 Dout :out signed(18 downto 0))。 END sub318817。039。 Din1 :in signed (15 downto 0)。 21 圖 521 20 位和 22 位有符號數(shù)相加元件圖 、減法器模塊： 它實(shí)現(xiàn)零值減去兩個有符號數(shù)的減法運(yùn)算。a)+(b(21)amp。 END add202223。其程序如下： LIBRARY ieee。a(19)amp。 b: IN SIGNED(20 DOWNTO 0)。b)。 clk: IN STD_LOGIC。 END IF。 s:OUT SIGNED(20 DOWNTO 0))。 END PROCESS。 ARCHITECTURE sum7023918 OF add181920 IS BEGIN PROCESS(clk) BEGIN IF(clk39。 程序編譯后就可進(jìn)行仿真，仿真結(jié)果如圖 510 所示： 17 圖 510 兩個 10 位有符號數(shù)相加結(jié) 果波形圖 由上圖可知，與預(yù)期相符，即設(shè)計(jì)正確，再將其生成為一個元件以便后來調(diào)用，其生成圖如圖 511 所示 圖 511 兩個 10 位有符號數(shù)相加元件圖 ⑵ 18 位和 19 位有符號數(shù)相加產(chǎn)生 20 位有符號數(shù)的加法器設(shè)計(jì)： 由分析可寫出如下程序： LIBRARY ieee。EVENT AND clk=39。具體如下： ⑴ 兩個 10 位有符號數(shù)相加產(chǎn)生一個 11 位有符號數(shù)的加法器設(shè)計(jì)： 由分析可寫出如下程序： LIBRARY ieee。)THEN q=d。 ARCHITECTURE dff16 OF jicunqi IS BEGIN PROCESS (rst,clk) BEGIN IF(rst=39?？傻玫綖V波器整數(shù)化的系 數(shù)為 [31 88 106 54 70 239 401 499 499 401 239 70 54 106 88 31]，如圖 57所示： 15 圖 57 整數(shù)化后的沖激系數(shù) 單元器件的編輯及仿真 、寄存器模塊 在本次課設(shè)中延遲單元可用寄存器來替代，寄存器用于寄存一組二值代碼，只要求它們具有置 置 0的功能即可。它的具體選項(xiàng)由 Response Type選項(xiàng)和 Design Metho選項(xiàng)決定 。 根據(jù)本次作業(yè)要求，在 12 該選項(xiàng)中選擇 Lowpass 選項(xiàng)。最后連接成頂層原理圖。 x ( n )1?z1?z 1?z 1?z 1?z1?z1?z1?zh ( 0 ) h ( 1 ) h ( 2 )h ( N / 2 )y ( n ) 圖 23 直接型的改進(jìn) 由于 )(nh 關(guān) 于 2/)1( ?? Nn 對稱，我們可以將經(jīng)過延時環(huán)節(jié)的位置關(guān)于2/)1( ?N 對稱的數(shù)據(jù)預(yù)先相加，然后可以再乘以相應(yīng)的濾波器系數(shù)進(jìn)行累加得到最終的輸出結(jié)果。第三列為能夠?qū)崿F(xiàn)的濾波器的性能。該濾波器具有廣義的線性相位，將（ 25）式變換為： ??? ?? 0)( (26) 由（ 26）式可知， ww)(? 不為常量。濾波器的階數(shù)為 N1。 3 FIR 數(shù)字濾波器設(shè)計(jì) FIR 數(shù)字濾波器 數(shù)字濾波器在數(shù)字信號處理中屬于預(yù)處理的部分，因而起著基礎(chǔ)性的作用，數(shù)字濾波器包括 IIR 和 FIR 數(shù)字濾波器。 Quartus II 是 Altera 公司在 2020 年推出的第四代開發(fā)工具，是一個集成化的多平臺設(shè)計(jì)環(huán)境，能夠直接滿足特定的設(shè)計(jì)需要，在 FPGA 和 CPLD 設(shè)計(jì)各個階段都提供了工具支持，并為可編程片上 系統(tǒng)（ SOPC）提供全面的設(shè)計(jì)環(huán)境，是一個系統(tǒng)級的高效的 EDA 設(shè)計(jì)工具。 Quartus II 是 Altera 公 司在 2020 年推出的第四代開發(fā)工具，是一個集成化的多平臺設(shè)計(jì)環(huán)境，能夠直接滿足特定設(shè)計(jì)需要，在 FPGA 和 CPLD 設(shè)計(jì)各個階段都提供了工具支持，并為可編程片上系統(tǒng) (SOPC)提供全面的設(shè)計(jì)環(huán)境，是一個系統(tǒng)級的高效的 EDA 設(shè)計(jì)工具。因此，發(fā)展國內(nèi) FPGA 產(chǎn)業(yè)不是要不 要的問題，而是怎么發(fā)展的問題。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array） 這樣一個概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block） 、輸出輸入模塊 IOB（ Input Output Block） 和內(nèi)部連線 （ Interconnect） 三個部分。為得到模擬信號，數(shù)字濾波器處理的輸出數(shù)字信號須經(jīng)數(shù)模轉(zhuǎn)換 、平滑。上世紀(jì) 60 年代，數(shù)字信號處理在理論層上發(fā) 展迅猛。本文基于 MATLA