【正文】 ............................................ 7 本章小結(jié) ............................................................................................................ 8 第四章： FPGA 基礎(chǔ) ......................................................................................................... 9 CPLD 分類 ........................................................................................................... 9 FPGA 簡介 ........................................................................................................... 9 本章小結(jié) .......................................................................................................... 11 第四章：有限狀態(tài)機的基本概念 ..................................................................................... 12 有限狀態(tài)機設(shè)計硬件的優(yōu)勢 ............................................................................... 12 有限狀態(tài)機的設(shè)計的一個代碼例子 .................................................................... 12 狀態(tài)機的時序邏輯進程 ...................................................................................... 13 本章小結(jié) ...................................................................................................... 14 第五章：基于 FPGA 的采樣狀態(tài)機 ................................................................................. 15 設(shè)計總體思路 ................................................................................................... 15 采樣模塊的設(shè)計 ................................................................................................ 15 AD0809 的整體功能說明 ........................................................................ 15 0809 的引腳功能說明 ............................................................................... 16 AD0809 的 VHDL 語言說明 ................................................................... 17 分頻模塊 .......................................................................................................... 19 顯示模塊 .......................................................................................................... 19 程序及仿真 ....................................................................................................... 20 程序 ........................................................................................................ 20 仿真及原理圖 .......................................................................................... 27 本章小結(jié) .......................................................................................................... 28 總結(jié) ............................................................................................................................... 29 致謝 ............................................................................................................................... 30 參考文獻 ................................................................................................................. 31 南京林業(yè)大學 學士學位 論文 1 第一章：緒論 研究目的及意義： 從小型電子系統(tǒng)到大規(guī)模電路系統(tǒng)設(shè)計中，狀態(tài)機是最典型、應用最廣泛的時序電路模塊 ,如何設(shè)計一個穩(wěn)定可靠的狀態(tài)機是我們必須面對的問題 . 傳統(tǒng)的狀態(tài)機設(shè)計方法復雜，首先要進行繁瑣的狀態(tài)化簡，狀態(tài)分配，狀態(tài)編碼，然后求輸出與激勵函數(shù)，最后畫時序圖或波形圖。而 有限狀態(tài)機 (Finite State Machine,FSM)在數(shù)字系統(tǒng)設(shè)計中應用十分廣泛， 隨著電子技術(shù)日新月異的發(fā)展。 國內(nèi)外同類研究概況： 在國外，目前利用 EDA 技術(shù)設(shè)計電路已成為主流，其中， Verilog 公司開發(fā)的 Verilog HDL 作為當今國際主流的 HDL語言 ,在芯片的前端設(shè)計中有著廣泛的應用 。寫出正確高效的 VHDL 語言，達到仿真運行的目的。 南京林業(yè)大學 學士學位 論文 4 圖 1 QUARTUS II 的界面截圖 設(shè)計的基本邏輯門例子 如用 Quartus II 原理圖輸入設(shè)計方式設(shè)計一個組合邏輯電路過程。 VHDL 語言不一定按順序一條一條執(zhí)行每一條語句，而是并行執(zhí)行的語句同時也有按順序執(zhí)行的語句，來描述在同一時刻中可能發(fā)生的事件，這要求數(shù)字電路設(shè)計人員擺脫一維的思維模式，以多維并發(fā)的思路來完成 VHDL 語言的程序設(shè)計。 s,co:Out Std_ogic)。 例外， VHDL 語言和其他軟件一樣，也有嚴格的標識符、數(shù)據(jù)對象 ， 數(shù)據(jù)類型定義 。 而基于 FPGA 設(shè)計的硬件系統(tǒng)具有以下特點： （ 1）無需投片生產(chǎn)，即可得到芯片 （ 2）可做 ASIC 的中試樣片 （ 3）有豐富的觸發(fā)器和 I／ O 引腳 （ 4）設(shè)計周期最短、開發(fā)費用最低、風險最小 （ 5）采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容 南京林業(yè)大學 學士學位 論文 10 圖 5 FPGA 設(shè)計流程 [7] FPGA 的設(shè)計與傳統(tǒng)的通用 IC 設(shè)計在許多方面有區(qū)別，可以歸納表格如下： (1).設(shè)計規(guī)范 （ 4） .邏輯綜合 （ 2） .設(shè)計輸入 （ 7）系統(tǒng)測試 （ 3） .仿真功能 （ 5）布局布線 （ 6）時序分析 輸入工具 輔助分析工具 管腳約束 優(yōu)化設(shè)計 手動工具 分析工具 優(yōu)化工具 仿真工具 南京林業(yè)大學 學士學位 論文 11 項目 方法 通用 IC 設(shè)計 CPLD/FPGA 設(shè)計 設(shè)計方向 從片子到系統(tǒng) 從系統(tǒng)到片子 成本限制 元件數(shù)量 工作量及芯片價格 性能限制 功能單元設(shè)計 設(shè)計及開發(fā)工具性能 設(shè)計方案選擇 主要元件 FPGA 芯片 可測試要求 可連接到 PCB 板上 只需要功能測試（注） 驗證 制作印刷電路板 模擬 樣 機制作 通常在實驗室內(nèi)完成 可在實驗室內(nèi)完成 后