【正文】 。 end if。 分頻器（ fenpin） VHDL 程序描述 library ieee。event and clk_10k=39。 end if。 use 。 end saomiao。event and clk_smxs=39。 sel=001。 sel=101。 when0010=seg=1011011。 when1010=seg=1000000。 秒為 60進(jìn)制計(jì)數(shù)器，當(dāng) 1Hz的脈沖信號(hào)來(lái)臨時(shí)，開始計(jì)數(shù)。 selout 為數(shù)碼管掃描地址，接入數(shù)碼管地址的低三位。這一次的實(shí)習(xí)正如老師所講，沒有多少東西要我們?nèi)ハ?，更多的是要我們?nèi)プ觯枚鄸|西看起來(lái)十分簡(jiǎn)單，看著電路圖都懂，但沒有親自去操作，就不會(huì)懂得理論與實(shí)踐是有很大區(qū)別的。 程序： LIBRARY IEEE。 BEGIN PROCESS(CLK,RST) BEGIN IF RST =39。 THEN CASE REG IS WHEN s0= Q=39。REG=s3。039。 WHEN s8= Q=39。REG=s11。139。 WHEN OTHERS=REG=s0。 設(shè)計(jì)序列檢測(cè)器 基本思想是采用有限狀態(tài)機(jī)設(shè)計(jì)，先設(shè)定 5 個(gè)狀態(tài) S0、 S S S S4 ，實(shí)現(xiàn)序列 11010 的檢測(cè)，用到狀態(tài)機(jī)。 END SEQUENCECHECK。 THEN Q = s0 。 S1 S0 S4 S3 S2 0 1 1 0 1 0 0 1 0 1 WHEN s1= IF DIN = D(3) THEN Q = s2 。 END IF 。139。 ENTITY divider IS PORT (clk : IN STD_LOGIC。 BEGIN PROCESS(clk) VARIABLE t1 : INTEGER RANGE 0 TO 10。 END IF。 THEN t2 := t2+1。 PROCESS(clk) VARIABLE t3 : INTEGER RANGE 0 TO 999。 END IF。 ENTITY XINSHI IS PORT(CLK,ss2,clr:IN STD_LOGIC。數(shù)碼管選擇 SIGNAL A : STD_LOGIC_VECTOR(3 DOWNTO 0)。039。 ELSE J=J+1。 ELSE CNT8=(OTHERS=39。 CASE CNT8 IS 個(gè)、十、百分別送數(shù)碼管動(dòng)態(tài)顯示 WHEN 000 = sel2=39。039。sel1=39。 P4:PROCESS(A)七段譯碼 BEGIN CASE A IS WHEN 0000 =SG=00111111。 WHEN 1000 =SG=01111111。如下圖： ，進(jìn)行綜合編譯，如果有錯(cuò)誤，折回修改。 點(diǎn)擊 “ Add Hardware” 打開硬件添加窗口，在 “ Hardware type” 下拉框中選擇 “ ByteBlasterMV or ByteBlaster II” ， “ Port” 下拉框中選擇 “ LPT1” ，點(diǎn)擊 OK 按鈕確認(rèn)，關(guān)閉 Hardware Setup 窗口，完成硬件設(shè)置。 相對(duì)其它時(shí)序電路而言 ,狀態(tài)機(jī)更加穩(wěn)定 ,運(yùn)行模式類似于 CPU,易于實(shí)現(xiàn)順序控制等 . 九、參考資料 《 EDA 技術(shù)實(shí)用教程》 潘松 黃繼業(yè) 《 EDA 實(shí)驗(yàn)指導(dǎo)書》 丁杰 朱啟標(biāo) 南昌大學(xué)實(shí)驗(yàn)報(bào)告 學(xué)生姓名： 邱永洪 學(xué) 號(hào)： 6100210026 專業(yè)班級(jí)： 中興 101 班 實(shí)驗(yàn)類型： □ 驗(yàn)證。 在 mode 中選中 JTAG，將 Program/Configure 下的笑方框選 中 4 在開始編程之前，必須正確設(shè)置編程硬件。 頂層連線 四、實(shí)驗(yàn)步驟 ，選擇項(xiàng)目文件夾，輸入工程名稱，添加文件（一般為空），選擇芯片型號(hào)，選擇仿真工具（一般為默認(rèn)），最后生成項(xiàng)目。 WHEN 0110 =SG=01111101。 END CASE。 WHEN 010 = sel2=39。A=GW。 SEL(1)=sel1 。139。 IF SW=9 THEN 十位為 9 時(shí)加 103 調(diào)整 J=J+103。139。 ARCHITECTURE behav OF XINSHI IS SIGNAL J : STD_LOGIC_VECTOR(11 DOWNTO 0)。 USE 。 END IF。 M100 = y。EVENT AND clk=39。 END IF。 SIGNAL y : STD_LOGIC。 3，分頻部分 CLK 原始時(shí)鐘輸入口 M10 為 10 分頻輸出口 M100 為 100 分頻輸出口 M1K 為 10000 分頻輸出口 程序： LIBRARY IEEE。 END PROCESS 。 WHEN s3= IF DIN = D(1) THEN Q = s4 。ELSE Q = s0 。 PROCESS( CLK, CLR ) BEGIN IF CLR = 39。 ENTITY SEQUENCECHECK IS PORT(DIN, CLK, CLR : IN STD_LOGIC。 COUNT =Q。039。REG=s13。 WHEN s10= Q=39。139。REG=s5。 WHEN s2= Q=39。EVENT AND CLK=39。 SIGNAL REG:FSM_ST。 七、參考文獻(xiàn) 《 EDA 技術(shù)實(shí)用教程》 潘松 黃繼業(yè) 《 EDA 實(shí)驗(yàn)指導(dǎo)書》 丁杰 朱啟標(biāo) 南昌大學(xué)實(shí)驗(yàn)報(bào)告 學(xué)生姓名： 邱永洪 學(xué) 號(hào)： 6100210026 專業(yè)班級(jí)： 中興101 班 實(shí)驗(yàn)類型： □ 驗(yàn)證 □ 綜合 ■ 設(shè)計(jì) □ 創(chuàng)新 實(shí)驗(yàn)日期：2020/11/12 實(shí)驗(yàn)四 序列信號(hào)發(fā)生器與檢測(cè)器設(shè)計(jì) 一、實(shí)驗(yàn)?zāi)康? 設(shè)計(jì)序列信號(hào)發(fā)生器 用有限狀態(tài)機(jī)的方法設(shè)計(jì)檢測(cè)器 二、實(shí)驗(yàn)內(nèi)容與要求 設(shè)計(jì)序列發(fā)生器，完成序列為 0111010011011010 的序列發(fā)生器 用有限狀態(tài)機(jī)設(shè)計(jì)序列檢測(cè)器，實(shí)現(xiàn)串行序列 11010 的檢測(cè)器 對(duì)檢測(cè)到的次數(shù)計(jì)數(shù)，并將實(shí)時(shí)產(chǎn)生的序列 6 位動(dòng)態(tài)顯示 三、 設(shè)計(jì)思 路及程序 序列發(fā)生器的設(shè)計(jì) 設(shè)計(jì)一個(gè)‘ 0111010011011010’的序列發(fā)生器，利用 S0到 S15的 16個(gè)狀態(tài)機(jī)循環(huán)產(chǎn)生 ‘ 0111010011011010’序列。使我們的理論知識(shí)與實(shí)踐充分地結(jié)合，作到不僅具有專業(yè)知識(shí)，而且還具有較強(qiáng)的實(shí)踐動(dòng)手能力，能分析問題和解決問題的高素質(zhì)人才，為以后的順利就業(yè)作好準(zhǔn)備。時(shí)計(jì)數(shù)器為24 進(jìn)制計(jì)數(shù)器，計(jì)數(shù)到 24 時(shí)會(huì)自動(dòng)清零。 五、數(shù)字時(shí)鐘整體設(shè)計(jì) 數(shù)字時(shí)鐘的電路原理圖： 時(shí)鐘脈沖源為 EDA實(shí)驗(yàn)箱中的 10kHz的脈沖信號(hào)，用于分頻器的輸入信號(hào)和掃描顯示譯碼器的掃描。 when1000=seg=1111111。 case num is when0000=seg=0111111。 sel=100。 sel=000。 process(clk_smxs) variable num:std_logic_vector(3 downto 0)。 selout:out std_logic_vector(2 downto 0)。 首先對(duì)八個(gè)數(shù)碼管進(jìn)行掃描，每一時(shí)刻都只有一個(gè)數(shù)碼管處于掃描狀態(tài)，并將此時(shí)的數(shù)字時(shí)鐘的高低電平通過(guò)十六進(jìn)制的 BCD碼轉(zhuǎn)換為數(shù)碼管顯示數(shù)值。 clk=39。 architecture fun of fenpin is signal count:std_logic_vector(13 downto 0)。 在實(shí)驗(yàn)中，時(shí)鐘脈沖 clk 為 1Hz，用于對(duì)時(shí)鐘的記數(shù)；掃描顯示譯碼器的脈 沖 clk，用來(lái)驅(qū)動(dòng) 8個(gè) 7段掃描共陰級(jí)數(shù)碼顯示管。 end case。 when others=temp=39。 begin nummiao=inputmiao。 use 。 end if。 elsif(ifen39。 entity shi is port( ifen,reset:in std_logic。 end fun。 end if。event and imiao=39。 signal count:std_logic_vector(7 downto 0)。 分計(jì)數(shù)器（ fen）設(shè)計(jì) 分計(jì)數(shù)器（ fen） VHDL 程序描述 library ieee。 else count=00000000。 end if。039。 signal enfen_1,enfen_2:std_logic。 三、數(shù)字時(shí)鐘計(jì)數(shù)報(bào)時(shí) VHDL 程序設(shè)計(jì)仿真與分析 秒計(jì)數(shù)器（ miao）設(shè)計(jì) 秒計(jì)數(shù)器（ miao） VHDL 程序描述 library ieee。 要求： 精確顯示時(shí)、分、秒。 了解數(shù)字鐘的工作原理。 （ 5）、當(dāng)按下 S3時(shí)，使 M=0 數(shù)碼管計(jì)數(shù)到 22 后開始清 0，實(shí)現(xiàn)了模 23計(jì)數(shù)；再次按下 S3， M 為 1 時(shí)，數(shù)碼管計(jì)數(shù)到 108 后，開始清 0，實(shí)現(xiàn)了模 109 計(jì)數(shù)。 選擇 Tools— Programmer 菜單，打開 programmer 窗口。 COUT =39。 WHEN 0101 =SG=01101101。 WHEN OTHERS =NULL。A=SW。039。 SEL(0)=sel0 。EVENT AND CLK=39。 ELSE J=(others=39。139。 BW=J(11 downto 8)。039。139。 數(shù)碼管選擇 SIGNAL A : STD_LOGIC_VECTOR(3 DOWNTO 0)。 數(shù)碼管八段 CLK1:buffer STD_LOGIC。 2）、當(dāng) M 為 1 時(shí)，實(shí)現(xiàn)模 109 計(jì)數(shù)，當(dāng)個(gè)位為 9 則向十位進(jìn)位，并個(gè)位清 0，當(dāng)個(gè)位小于 9，則個(gè)位自身加 1；當(dāng)個(gè)位和十位均為 9 時(shí)，就向百位進(jìn)位，同時(shí)個(gè)位和十位自身清 0；計(jì)數(shù)到 108 時(shí)當(dāng)下一個(gè)時(shí)鐘上升沿到來(lái)時(shí)就清 0 重計(jì)。 十、參考資料 《 EDA 技術(shù)實(shí)用教程》 《 EDA/SOPC 系統(tǒng)開發(fā)平臺(tái) 》 南昌大學(xué)實(shí)驗(yàn)報(bào)告 學(xué)生姓名： 邱永洪 學(xué) 號(hào)： 6100210026 專業(yè)班級(jí)： 中興 101 班 實(shí)驗(yàn)類型： □ 驗(yàn)證 □ 綜合 ■ 設(shè)計(jì) □ 創(chuàng)新 實(shí)驗(yàn)日期： . 19 實(shí)驗(yàn)二 ?？勺冇?jì)數(shù)器的設(shè)計(jì) 一、 實(shí)驗(yàn)?zāi)康? 學(xué)習(xí)設(shè)計(jì)脈沖分頻程序的設(shè)計(jì)，掌握分頻的作用。則在編程器對(duì)話框中的編程硬件類型會(huì)出現(xiàn)剛才選取的編程器硬件。 ，保存，必須重新進(jìn)行一次全程編譯，編譯通過(guò)后才能編程下載。 u3 : or2a PORT MAP(a=d,b=f,c=cout)。 END COMPONENT。 END ARCHITECTURE one。 co = a AND b 。 END ARCHITECTURE one。 END ARCHITECTURE fh1。而一個(gè)1 位半加器可由基本門電路組成。 三、設(shè)計(jì)