【正文】 再一次向他表示衷心的感謝，感謝他為學生營造的濃郁學術(shù)氛圍，以及學習、生活上的無私幫助 ! 值此論文完成之際，謹向許金星老師致以最崇高的謝意 ! 在學校的學習生活即將結(jié)束，回顧兩年多來的學習經(jīng)歷，面對現(xiàn)在的收獲，我感 到無限欣慰。這些問題的解決需要從硬件抗干擾、軟件抗干擾以及錯誤處理等方面來進行。另外， VHDL 具有并發(fā)性，采用自上而下的結(jié)構(gòu)式設(shè)計方法，適合大型設(shè)計工程的分工合作。選擇 simulation options 欄，確認選定 simulation coverage reporti ng。 淮安信息職業(yè)技術(shù)學院畢業(yè)設(shè)計論文 24 圖 55 全程編譯 完成后在工程管理窗口左是角顯示了工程 yz_ok 的層次結(jié)構(gòu)和其中結(jié)構(gòu)模塊耗用的邏輯宏單元數(shù)。pin options 按鈕，彈出 deviceamp。 Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復雜性、加快了設(shè)計速度。 FPGA 的主要特點是 : 寄存器數(shù)目多 , 采用查找表計數(shù) ,適合時序邏輯設(shè)計。 end one。 when 1100=keyr=X01F2。 when 0100=keyr=X01C2。 when 1110=keyr=XF3FF。 when 0110=keyr=X5381。 when others=keyr=XFFFF。 when 1000=keyr=X71E6。 elsif S=0001 then 安 1 case cdount is when 0000=keyr=XFFFF。 when 1010=keyr=X00C0。 when 0010=keyr=XB9E3。 when 1100=keyc=0001000000000000。 when 0100=keyc=0000000000010000。 else cdount=0000。event and clk=39。 entity led16 is port ( clk : in std_logic。 End if。event and clk=39。因此要控制掃描的頻率，不能太低，否則，就會造成視覺上的不連續(xù)，本設(shè) 計的掃描頻率不得低于 50Hz, 掃描程序如下 : Library ieee。 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。使用 JTAG 時需要配合 USB Blaster 進行下載調(diào)試。一次復位后產(chǎn)生一脈沖信號，下降沿時觸發(fā)芯片復位。 LED 時鐘芯片 DS1302 是 DALLAS 公司推出的涓流充電時鐘芯片，內(nèi)含有一個實時時鐘 /日歷和 31 字節(jié)靜態(tài) RAM。8 的高速IS61LV5128 的靜態(tài)存儲器，它擁有 64MB 的存儲空間，滿足數(shù)據(jù)的存儲要求?？垢蓴_與防解密方面都比普通的 51 單片機強。 EPlC3T144C8 內(nèi)部包含 2910 個邏輯單元， 104 個 I／ O 引腳， 13 塊 128*36bit的 RAM 共 52K，適合設(shè)計 雙 DRAM、 ROM 和 FIFO 等器件，還有一個可編程觸發(fā)器和一個給進位和層疊功能專用的信號通道。第二步是在掃描模塊的控制下 ， 配合行掃描的次序正確地輸出這些數(shù)據(jù)。 掃描控制模塊 LED 的顯示原理 16 16 掃描 LED 點陣的工作原理同 8 位掃描數(shù)碼管類似。因為兩個進程是同時進行的（并發(fā)執(zhí)行），如果對數(shù)組中的漢字數(shù)據(jù)按滾動的方式更新，則可實現(xiàn)漢字的滾動顯示。 第二章 系統(tǒng)方案設(shè)計 5 第二章 系統(tǒng)方案設(shè)計 設(shè)計任務(wù)與要求 設(shè)計任務(wù) （ 1）設(shè)計一個 16 16 的 LED 點陣顯示器； （ 2）在設(shè)計過程中， EDA 試驗箱進行仿真調(diào)試。從使用的角度看，對于集成電路（ ASIC）設(shè)計人員來說，多是掌握 verilog，因為在 IC 設(shè)計領(lǐng)域， 90％以上的公司都是采用 verilog 進行 IC 設(shè)計。 LED 點陣的發(fā)展趨勢 高亮度 LED 為未來趨勢：高亮度 LED 的三大市場為：汽車車燈市場、交通市場及全彩 LED 顯示屏。針對 LED 背光源的特點，可以將復雜的控制技術(shù)和信號處理技術(shù)融合到背光源技術(shù)中，目前的做法是采用 FPGA，各家均有不同的算法和控制方法。以應(yīng)用產(chǎn)品來討論，戶外照明約占 12%，則具有相當大的成長空間，尤其以占有全球 38%戶外照明的中國市場為最。盡管這種方案有單片機軟件的支持較為靈活，但是由于受硬件資源的限制，未來對設(shè)計的變更和升級，總是難以避免要付出較多研發(fā)經(jīng)費和較長投放市場周期的代價。 FPGA。 編號 淮安信息職業(yè)技術(shù)學院 畢業(yè)論文 題 目 基于 FPGA 的 LED 點陣設(shè)計 摘 要 I 摘 要 主要研究基于 VHDL 的 Led 點陣漢字滾動顯示。 VHDL language。隨著電子設(shè)計自動化（ EDA）技術(shù)的進展，基于可編程 FPGA 器件進行系統(tǒng)芯片集成的新設(shè)計方法，也正在快速地到代基于 PCB 板的傳統(tǒng)設(shè)計方式。此外，值得關(guān)注的部分是受政府政策及推廣影響較為直接且快速的街燈應(yīng)用可望成為照明產(chǎn)業(yè)中快速成長的第一棒。隨著背光技術(shù)和數(shù)字電視技術(shù)的發(fā)展，背光的控制算法及驅(qū)動方法的規(guī)范化，為了降低成本， 將背光控制單元、屏顯控制和電視的機芯微處理器由一個微處理器統(tǒng)一實現(xiàn)將是一種技術(shù)趨勢。 （ 1）汽車車燈市場 方面，紅色高亮度 LED 應(yīng)用于汽車第三煞車燈，而左右尾燈、方向燈及車邊標識燈，可使用紅色或黃色高亮度 LED，而汽車儀表板上則需要各種顏色的高亮度 LED，故汽車市場商機龐大。而對于 PLD/FPGA 設(shè)計者而言，兩種語言沒有太大差 別。 設(shè)計要求 （ 1）輸出預定義“淮、安、信、息”四個漢字； （ 2）輸出漢字循環(huán)顯示； （ 3）操作方便、可維護性高； （ 4）程序簡捷，便于修改 。如圖 21 為該方案原理圖。它有 16 個共陰極輸出端口 ,每個共陰極對應(yīng)有 16 個 LED 顯示燈，所以其掃描譯碼地址需 4 位信號線（ SEL0SEL3），其漢字掃描碼由 16 位段地址（ 015）輸入。獲得圖像數(shù)據(jù)的步驟 是 ， 先將要顯示的每一幅圖像畫在一個如圖 24 所示的被分成 16 16 共 256 個小方格的矩形框中 ， 再在有筆劃下落處的小方格里填上 “ 1” ， 無筆劃處填上 “ 0” ， 這樣就形成了與這個漢字所對應(yīng)的二進制數(shù)據(jù)在該矩形框上的分布 ， 再將此分布關(guān)系以 32 16 的數(shù)據(jù)結(jié)構(gòu)組成 64 個字節(jié)的數(shù)據(jù) ， 并保存在只讀存貯器 ROM 中。為了提高 FPGA 的工作速度，ALTERA 的 FPGA 芯片普遍采用了鎖相環(huán)技術(shù)。在程序下載方面，無需使用專門的編程器和下載線，只要一根 9 針的串口線就可以實現(xiàn)程序的在線燒寫。 另外設(shè)計有豐富的人機界面。 同時，可以提供秒分時、日期、年月信息，每月的天數(shù)和閏年的天數(shù)可自動調(diào)整。 如圖 33 所示， X1 為 20MHz 的有源晶振。 圖 35 JTAG 下載接口電路 本章小結(jié) 本章主要講述硬件電路的功能要求，對硬件結(jié)構(gòu)做了詳細的說明。 END t16。 END COMPONENT。 use 。139。 Sel=lie。 時鐘輸入 keyc : out std_logic_vector(15 downto 0)。139。 end if。 when 0101=keyc=0000000000100000。 when 1101=keyc=0010000000000000。 when 0011=keyr=XF3F9。 when 1011=keyr=XB3CD。 when 0001=keyr=X43DE。 when 1001=keyr=X73E0。 end case。 when 0111=keyr=X5381。 淮安信息職業(yè)技術(shù)學院畢業(yè)設(shè)計論文 18 when 1111=keyr=XFFFF。 when 0101=keyr=XA982。 when 1101=keyr=XFFE7。 本章小結(jié) 本章主要講述系統(tǒng)軟件的設(shè)計方案，包括十六進制計數(shù) 器的設(shè)計、列驅(qū)動設(shè)計、字符樣式的設(shè)計。 但是互連復雜 , 由于互連采用開關(guān)矩陣 ,因而使得延時估計往往不十分準確。對第三方 EDA 工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方 EDA 工具。pin options 窗口。此欄的右邊是編譯處理流程，包括數(shù)據(jù)網(wǎng)表建立、邏輯綜合、適配、配置文件裝配和時序分析等。 毛刺檢測 Glitch detection 為 1ns 寬度 。在編寫程序的時候，我才發(fā)現(xiàn)能看懂程序和能自 己寫程序是兩個完全不同的概念，自己一開始寫程序時，即便是一個很簡單的功能模塊，在編譯時也可能產(chǎn)生很多錯誤，在不斷的改錯過程中，自己對 VHDL 語言的語法結(jié)構(gòu)有了深刻的理解，對編譯過程中常見的錯誤也有了全面的認識。 （ 2）雖然目前大屏幕單色 LED 顯示屏已經(jīng)開始在各大公共場合使用，但是彩色 LED 顯示屏由于其良好的畫面感將成為公共場合信息發(fā)布的重要媒介，因此在社會生產(chǎn)、生活各領(lǐng)域中人們對彩色 LED 顯示屏將會有很大的需求。為此，我向熱心幫助過我的所有老師和同學表示由衷的感謝 ! 特別感謝我的師兄以及師姐對我的學習和生活所提供的大力支持和關(guān)心 !還要感謝一直關(guān)心幫助我成長的室友！ 在我即將完成學業(yè)之際，我深深地感謝我的家人給予我的全力支持！ 最后，衷心地感謝在百忙之中評閱論文和參加答辯的各位老師、教授 ! 淮安信息職 業(yè)技術(shù)學院畢業(yè)設(shè)計論文 30 參考文獻 31 參考文獻 .綜合電子設(shè)計與實踐 .清華大學出版社，第 2 版 .20xx 年 9 月 。許金星老師以其淵博的學識、嚴謹?shù)闹螌W態(tài)度、求實的工作作風和他敏捷的思維給我留下了深刻的印象，我將終生難忘許金星老師的諄諄教誨。還需要做的后續(xù)研發(fā)和完善工作有： （ 1）對于通信中由于環(huán)境干擾或人為因素造成的數(shù)據(jù)傳輸出錯等問題需要考慮到，并給出有效的解決方法。 VHDL 是超高速集成電路的硬件描述語言，它能夠描述硬件的結(jié)構(gòu)、行為與功能。選擇菜單 Assignment 中的 Settings，在 Settings 窗口下 選擇 Simulator，在右側(cè)的 simulation mode 項下選擇 timing，即選擇時序仿真， 并選擇仿真激勵文件名 。選擇 Processing 菜單中 start pilation，在窗口的下方 processing 欄中顯示編譯信息。 圖 51 選擇目標器件 第五章 基于 FPGA 的 LED 點陣 21 （ 2）選擇工作方式，編程方式，及閑置引腳狀態(tài)單擊上圖中的 deviceamp。 開發(fā)環(huán)境介紹 Quartus II 是 Altera 公司的綜合性 PLD 開發(fā)軟件，支持原理圖、 VHDL、 VerilogHDL 以及 AHDL（ Altera Hardware Description Lan