【正文】 CQ2=Q0。 END IF。 Q1:=(OTHERS=39。 ELSIF CLK39。 BEGIN IF RST=39。 USE 。 END behav。 IF Q0=9 and Q1=5 THEN COUT=39。 elsif Q0=9 THEN Q0:=(OTHERS=39。 THEN IF EN=39。039。 CQ0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。將 六十 進(jìn)制的計(jì)數(shù)模塊用 8bit 的數(shù)組用來(lái)表示，高四位為 秒鐘的十位，低四位為秒鐘的個(gè)位。139。 Use 。 基于 VHDL 的系統(tǒng)設(shè)計(jì)流程 VHDL 程序設(shè)計(jì)采用自頂向下的模塊化設(shè) 計(jì)方法，一個(gè)完整的 VHDL 程序包括實(shí)體 (entity)、結(jié)構(gòu)體 (architecture)、配置 (configuration)、程序包 (package)和庫(kù) (library)五個(gè)部分 。 VHDL xx 大學(xué)學(xué)士學(xué)位論文 17 具有豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得門電路級(jí)功能仿真、檢查成為可能，使設(shè)計(jì)者對(duì)整個(gè)工程設(shè)計(jì)的結(jié)構(gòu)和功能的可行性作出決策。 VHDL 具有比其他硬件描述語(yǔ)言更強(qiáng)的行為描述能力，基于抽象的行為描述風(fēng)格避開(kāi)了具體的硬件結(jié)構(gòu)，是設(shè)計(jì)人員能從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)。 UDL/I 在日本以標(biāo)準(zhǔn) HDL 的形式出現(xiàn)。時(shí)序分析器不要求用戶產(chǎn)生輸入激勵(lì)或測(cè)試矢量。 (4) 時(shí)序提取 :產(chǎn)生一個(gè)目標(biāo)文件，供后續(xù)的時(shí)序仿真使用。 HDL 描述語(yǔ)言在狀態(tài)機(jī)、控制邏輯、總線功能方面較強(qiáng)，使其描述的電路能在特定綜 合工具作用下以具體硬件單元較好地實(shí)現(xiàn)；而原理圖輸入在頂層設(shè)計(jì)、數(shù)據(jù)通路邏輯、手工最優(yōu)化電路等方面具有圖形化強(qiáng)、單元節(jié)儉、功能明確等特點(diǎn)。它們可以作為樣機(jī)，可以快速編程，而且它們可以用作最終設(shè)計(jì)的一部分?，F(xiàn)在， FPGA 被用于組建各種各樣的數(shù)字系統(tǒng)：高速電信設(shè)備、家庭個(gè)人視頻錄像機(jī)的視頻加速器。 FPGA 一般也比定制芯片運(yùn)行速度慢而且功耗大，同時(shí)相對(duì)較貴，所以，人們認(rèn)為定值芯片較為便宜。這樣做大大簡(jiǎn)化了設(shè)計(jì)工作，提高了效率，因此，采用 EDA 技術(shù)設(shè)計(jì)數(shù)字系統(tǒng)地方法得到了越來(lái)越廣泛的應(yīng)用。雖然不同的算法可以實(shí)現(xiàn)相同的系統(tǒng)功能，但是電路結(jié)構(gòu)是不同的；相同的算法也可能對(duì)應(yīng)不同的電路結(jié)構(gòu)。若采用自頂向下的設(shè)計(jì)方法，則需要先進(jìn)行系統(tǒng)級(jí)設(shè)計(jì)，再進(jìn)行邏輯級(jí)。該設(shè)計(jì)方法的具體實(shí)施過(guò)程是：首先根據(jù)系統(tǒng)的總體功能要求，進(jìn)行系統(tǒng)級(jí)設(shè)計(jì)； 然后按照一定的標(biāo)準(zhǔn)將整個(gè)系統(tǒng)劃分成若干子系統(tǒng)；接著將各個(gè)子系統(tǒng)劃分為若干功能模塊，針對(duì)各模塊進(jìn)行邏輯電路設(shè)計(jì)?？刂破鹘邮芡獠枯斎胄盘?hào)和各個(gè)邏輯功能部件或子系統(tǒng)的反饋輸入信號(hào)，進(jìn)行處理后，發(fā)出各種控制命令，用來(lái)控制各邏輯功能部件或子系統(tǒng)（對(duì)于由若干字系統(tǒng)組成的數(shù)字系統(tǒng)而言）協(xié)調(diào)的工 作，實(shí)現(xiàn)整個(gè)數(shù)字系統(tǒng)的復(fù)雜功能。存儲(chǔ)單元中的編程數(shù)據(jù)一旦確定，門陣列的邏輯關(guān)系也就確定了。 該電路中 D 觸發(fā)器是直接利用 LUT后面 D 觸發(fā)器來(lái)實(shí)現(xiàn)。 底層嵌入功能單元 [7] xx 大學(xué)學(xué)士學(xué)位論文 8 基于查找表結(jié)構(gòu)的 FPGA 查找表（ LookUpTable)簡(jiǎn)稱為 LUT， LUT 本質(zhì)上就是一個(gè) RAM。寫(xiě)入 CAM 的數(shù)據(jù)會(huì)和其內(nèi)部存儲(chǔ)的每一個(gè)數(shù)據(jù)進(jìn)行比較，并返回與端口數(shù)據(jù)相同的所有內(nèi)部數(shù)據(jù)的地址。 FPGA 內(nèi)部寄存器可配置為帶同步 /異步復(fù)位和置位、時(shí)鐘使能的觸發(fā)器，也可以配置成為鎖存器。 本文主要內(nèi)容 本 文首先介紹了 FPGA 相關(guān)的背景知識(shí)以及 FPGA 的基本結(jié)構(gòu)和工 作原理， 闡述 了 數(shù)字系統(tǒng)的構(gòu)造方法和流程，從而為應(yīng)用 FPGA 構(gòu)建數(shù)字系統(tǒng) 打下基礎(chǔ)。先進(jìn)的工藝技術(shù)在一系列關(guān)鍵領(lǐng)域?yàn)?PLD 提供了幫助：更快的性能、集成更多功能、降低功耗和成本等。 CPLD 又可分為在編程器上編程和在系統(tǒng)編程兩類。 FPGA可在邏輯門下編程 ,而 CPLD 是在邏輯塊下編程。 與此相比， CPLD 提供的邏輯資源少得多 —— 最高約 1 萬(wàn)門。 2． FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 4． PLD 允許客戶在需要時(shí)僅訂購(gòu)所需要的數(shù)量，從而使客戶可控制庫(kù)存。它采用了 EEPROM 工藝，實(shí)現(xiàn)了電可按除、電可改寫(xiě)，其輸出結(jié)構(gòu)是可編程的邏輯宏單元，因而它的設(shè)計(jì)具有很強(qiáng)的靈活性，至今仍有許多人使 用 [2]。 其后，出現(xiàn)了一類 在 結(jié)構(gòu)上稍復(fù)雜的可編程芯片，即可編程邏輯器件(PLD)，它能夠完成各種數(shù)字邏輯功能。而且，如果器件工作不合適，或者如果應(yīng)用要求發(fā)生了變化，那么就必須開(kāi)發(fā)全新的設(shè)計(jì)。 在數(shù)字電子系統(tǒng)領(lǐng)域，存在三種基本的器件類型：存儲(chǔ)器、微處理器和邏輯器件 。至于數(shù)據(jù)在芯片內(nèi)部的處理過(guò)程，設(shè)計(jì)者不用考慮，但設(shè)計(jì)者可以通過(guò)仿真軟件觀察和驗(yàn)證數(shù)據(jù)的處理結(jié)果。 Electronic clock xx 大學(xué)學(xué)士學(xué)位論文 III 目錄 摘要 …… ....................................................................................................................... I Abstract ....................................................................................................................... II 第 1 章 緒論 ................................................................................................................ 1 課題背景和意義 ................................................................................................ 1 可編程器件的發(fā)展歷程 .................................................................................... 1 早期的可編程器件 ——PLD ..................................................................... 2 高級(jí)可編程器件 FPGA/CPLD .................................................................. 3 國(guó)內(nèi)外研究現(xiàn)狀 ................................................................................................ 4 本文主要內(nèi)容 .................................................................................................... 5 第 2 章 FPGA 基本結(jié)構(gòu)及數(shù)字系統(tǒng)設(shè)計(jì)原理 ......................................................... 6 FPGA 的基本結(jié)構(gòu)及工作原理 ......................................................................... 6 基于查找表結(jié)構(gòu)的 FPGA.......................................................................... 8 查找表結(jié)構(gòu)的 FPGA 邏輯實(shí)現(xiàn)原理 ......................................................... 8 FPGA 的工作原理 ...................................................................................... 9 數(shù)字系統(tǒng)設(shè)計(jì)概述 ............................................................................................ 9 數(shù)字系統(tǒng)的組成 ....................................................................................... 10 數(shù)字系統(tǒng)設(shè)計(jì)方法 ................................................................................... 10 數(shù)字系統(tǒng)設(shè)計(jì)的一般過(guò)程 ........................................................................11 本章小結(jié) .......................................................................................................... 12 第 3 章 數(shù)字電子鐘功能模塊設(shè)計(jì) .......................................................................... 13 數(shù)字系統(tǒng)設(shè)計(jì)中的 FPGA............................................................................... 13 FPGA 在數(shù)字系統(tǒng)設(shè)計(jì)中的作用 ............................................................ 13 基于 FPGA 的應(yīng)用系統(tǒng)設(shè)計(jì) ................................................................... 13 數(shù)字系統(tǒng)設(shè)計(jì)的重要工具 ——VHDL........................................................... 16 VHDL 語(yǔ)言的特點(diǎn) ................................................................................... 16 基于 VHDL 的系統(tǒng)設(shè)計(jì)流程 .................................................................. 17 電子鐘主要功能模塊設(shè)計(jì) .............................................................................. 18 分頻模塊 ................................................................................................... 18 六十進(jìn)制計(jì)數(shù)器模塊 ............................................................................... 19 二十四進(jìn)制計(jì)數(shù)器模塊 ........................................................................... 20 校時(shí)模塊 ................................................................................................... 22 BCD 七段顯示譯碼器 .............................................................................. 23 本章小結(jié) .......................................................................................................... 23 第 4 章 電子鐘模擬仿真及其分析 .......................................................................... 24 系統(tǒng)設(shè)計(jì)的總體思路 ...................................................................................... 24 xx 大學(xué)學(xué)士學(xué)位論文 IV 各功能模塊仿真分析 ...................................................................................... 25 分頻組件 ...................