【正文】 039。 end if。 elsif dd_cc000111then en_up=39。or c_u33=39。 end if。 elsif dd_cc000010then en_dw=39。or c_d22=39。039。039。then led=0010010。139。139。 end if。updown=39。139。 elsif q1=3 then door=01。 elsif quick=39。039。 else if opendoor=39。 if q1=3 then door=10。q2=0。 signal updown:std_logic。 architecture behav of dianti is signal d11,d22,d33,d44,d55,d66:std_logic。 led:out std_logic_vector(6 downto 0)。 use 。這里的一草一木都讓我難忘，每一個角落都寫滿了這三年的喜怒哀樂。 (4)要仔細研究仿真時所獲得的波形圖，確定所做的設計穩(wěn)定又實用。 (1)在進行設計時，最主要的是先設計理清時序。 （ d）電梯控制程序仿真局部放大圖 3 1 電梯到達三樓時，響應請求（ c_d3），開門卸客，進入預備下降狀態(tài)。c_d22amp。c_u44amp。d44amp。 控制器中的構造體的各個信號定義： signal q1:integer range 0 to 6。 電梯門控制信號 led : out std_logic_vector(13 downto 0)。 use 。 處于 六樓時不管是梯內梯外，電梯都只可能接收到下降的請求信號。使電梯進入預上升狀態(tài)的請求信號就是上升請求信號。 4 ）輔助進程 用于配合狀態(tài)機工作的組合、時序進程或配合狀態(tài)機工作的其他時序進程。 狀態(tài)轉移圖 圖中每個橢圓表示狀態(tài)機的一個狀態(tài)，而箭頭表示狀態(tài)之間的一個轉換，引起轉換的輸入信號及當前輸出表示在轉換箭頭上。從一個狀態(tài)轉移到另一狀態(tài)稱為控制定序，而決定下一狀態(tài)所需的邏輯稱為轉移函數(shù)。組合邏輯部分又可分為狀態(tài)譯碼器和輸出譯碼器，狀態(tài)譯碼器確定狀態(tài)機的下一個狀態(tài)，即確定狀態(tài)機的激勵方程，輸出譯狀態(tài)譯碼器 狀態(tài)寄存器 輸 出譯碼器 碼器確定狀態(tài)機的輸出，即確定狀態(tài)機 的輸出方程。 狀態(tài)機設計 介紹 有限狀態(tài)機（ Finite State Machine，簡稱 FSM）是一類很重要的時序電路，是許多數(shù)字系統(tǒng)的核心部件，也是實時系統(tǒng)設計中的一種數(shù)學模型，是一種重要的、易于建立的、應用比較廣泛的、以描述控制特性為主的建模方法，它可以應用于從系統(tǒng)分析到設計的所有階段。當某一字段的陽極為低電平時，相應字段就不亮。 在光電耦合器輸入端加電信號使發(fā)光源發(fā)光，光的強度取決于激勵電流的大小，此光照射到封裝在一起的受光器 上后，因光電效應而產生了光電流，由受光器輸出端引出，這樣就實現(xiàn)了電一光一電的轉換。1% 以內。散熱器以叉指型散熱器為佳。因而在全波整流、濾波之后，還需接入集成三端穩(wěn)壓器進行穩(wěn)壓，使輸出的直流電壓能穩(wěn)定在 Vo=+5V。 IC 采用集成三端穩(wěn)壓器 7805， 7812 C C2,C C6為輸入端端濾波電容 ， C C4,C C8為輸出 端端濾波電容 ， 以上第一個圖為例： 變壓器 T0將交流電網 220V 的電壓 Vl變?yōu)樗枰慕涣麟妷?V2，然后通過全波整流將交流電壓 V2 變 成脈動的直流電壓。 該 系列產品的配置信息是存放在芯片內的 SRAM 中，當?shù)綦姾?，配置信息將全部丟失，所以這些配置信息需要存放在其它 EPROM 中， ALTERA 公司提供了與該系列芯片配套使用的 EPROM。 AS由 FPGA器件引導配置操作過程，它控制著外部存儲器和初始化過程，EPCS 系列 .如 EPCS1,EPCS4 配置器件專供 AS模式，使用 Altera 串行配置器件來完成。 nCNFIG 用戶模式配置起始信號。 DATA0 FPGA 串行數(shù)據(jù)輸入，連接到配置器件的串行數(shù)據(jù)輸出管腳。速度選擇應與所設計的系統(tǒng)的最高工作速度保持一致。 系統(tǒng)的顯示輸出包括數(shù)碼管樓層顯示、數(shù)碼管請求信號顯示和表征運動方向的箭頭形指示燈的開關信號。 . 基于 FPGA 的中央處理模塊 中央數(shù)據(jù)處理模塊是系統(tǒng)的核心，通過對存儲的數(shù)據(jù)（含請求、到達樓層等信號）進行比較、判斷以驅動系統(tǒng)狀態(tài)的流轉。 （ 2）準確、實時的捕捉樓層到達信號。 方向優(yōu)先控制是指電梯運行到某一樓層時先考慮這一樓層是否有請求：有，則停止； 無，則繼續(xù)前進。作為通用型電梯應該服務于大多數(shù)人，必須考慮 電梯對內、外請求的響應率 P： Pin = 100%。結構體能以行為、數(shù)據(jù)流和結構等多種方式描述實體。 基于 EDA 技術的電梯控制設計方案 EDA 技術開發(fā)手段多樣，其中應用最為廣泛的就是通過程序對硬件進行開發(fā)，而其中又數(shù) VHDL 語言最受設計者的歡迎。隨著微電子技術和計算機技術的迅猛發(fā)展，可編程控制器更多地具有了計算機的功能，不僅能實現(xiàn)邏輯控制，還具有了數(shù)據(jù)處理、通信、網絡等功能。 FPGA/CPLD 的高可靠性還表現(xiàn)在幾乎可將整個系統(tǒng)下載于同一芯片中，實現(xiàn)所謂片上系統(tǒng)，從而大大縮小了體積，易于管理和屏蔽。 FPGA 和 CPLD 分別是現(xiàn)場可編程門陣列和復雜可編程邏輯器件的簡稱。 4） VHDL 對設計的描述具有相對獨立性，設計者可以不懂硬件的結構，也不必管理最終設計實現(xiàn)的目標器件是什么，而進行獨立的設計。這種將設計實體分成內外部分的概念是 VHDL 系統(tǒng)設計的基本點。誕生于 1982 年。在電路描述時主要采用硬件描述語言（ HDL）。 2 設計的基礎 現(xiàn)代電子設計技術的核心是 EDA 技術。 電梯設計的要求 1)每層電梯入口處設有上下請求開關各 1個，電梯內設有乘客到達層次的數(shù)字開關。繼電器控制系統(tǒng)由于故障率高、可靠性差、控制方式不靈活以及消耗功率大等缺點，目前已逐漸 被淘汰。 本設計 介紹了基于 VHDL 語言設計的電梯控制器，并進行了電路綜合和仿真。該控制器遵循方向優(yōu)先的原則，提供 6個樓層多用戶的載客服務并指示電梯的運行情況。微機控制系統(tǒng)雖在智能控制方面有較強的功能，但也存在抗擾性差，系統(tǒng)設計復雜，一般維修人員難以掌握其維修技術等缺陷。電梯當前所在的樓層位置用 兩 位數(shù)碼管顯示，用 兩 只發(fā)光二極管顯示開門 /關門狀態(tài) ,用發(fā)光二極管顯示每層的上下請求狀態(tài)?；? EDA 技術開發(fā)的實現(xiàn) 六層電梯自動控制與目前主流的利用可編程邏輯控制器實現(xiàn)電梯控制緊密相連。硬件描述語言是用于設計硬件電子系統(tǒng)的計算機語言，它描述電子系統(tǒng)的邏輯功能、電路結構和連接方式。 1987 年底， VHDL 被IEEE 和國美國國防部卻認為標準硬件描述語言。應用 VHDL 進行工程設計的優(yōu)點是多方面的。 VHDL 語言的開發(fā) 1）語句結構描述中方括號“ []”內的內容為可選內容。國際上生產 FPGA/CPLD 的主流公司，并且在國內占有市場份額較大的主要是 Xilinx， Altera， Lattice 三家公司。 與 ASIC 設計相比， FPGA/CPLD 顯著的優(yōu)勢是開發(fā)周期短、投資風險小、產品上市速度快、市場適應能力強和硬件升級回旋余地大，而且當產品定型和產量擴大后，可將在生產中達到充分檢驗的 VHDL 設計迅速實現(xiàn) ASIC投產。由于它可通過軟件來改變控制過程，而且具有體積小、組裝維護方便、編程簡單、可靠性高、抗干擾能力強等特點，已廣泛應用于工業(yè)控制的各個領域，大大推進了機電一體化的進程。 EDA 技術使得設計者的工 作僅限于利用軟件的方式，即利用硬件描述語言和 EDA 軟件來完成對系統(tǒng)硬件功能的實現(xiàn)。 VHDL 語言還包括程序包和配 置初級設計單元。 設計思想及模塊化 設計輸入 設計實現(xiàn) 設計仿真 器件編程 系統(tǒng)測試 Pout = 0100%。停下后再啟動時，①考慮前方 —— 上方、或下方是否有請求：有，則繼續(xù)前進；無，則停止；②檢測后方是否有請求， 有請求則轉向運行， 無請求則 維持停止狀態(tài)。 （ 3）有效的防止樓層到達信號、外部請求信號的誤判。電梯工作過程中共有９種狀態(tài)：等待、上升、下降、開門、關門、停止、休眠、超載報警以及故障報警狀態(tài)。完全可以滿足人們的需要，而且效率比較高 本系統(tǒng)具有請求信號顯示功能，結合方向顯示，可以減少用戶對同一請求的輸入次數(shù)，這樣就延長了電梯按鍵的使用壽命。如果使用了速度過高的芯片將會加大電路設計的難度。 DCLK FPGA 串行時鐘輸出，為配置器件提供串行時鐘。 nSTATUS 配置狀態(tài)信號。配置數(shù)據(jù)通過 DATA0 引腳送入 FPGA。所以對芯片的編程就是對 EPROM的編程， 芯片開始工作時，進入命令狀態(tài)，在該狀態(tài)將配置信息從 EPROM 中讀到自己的 SRAM 中，然后進入用戶狀態(tài)，在用戶狀態(tài)器件就可以按照配置的功能進行工作，整個配置過程全部自動進行，也可以靠外部邏輯控制進行，時鐘可由器件自己提供，也可由外部時鐘控制。 通過整流后，電源的脈動成分較大。 根據(jù)設計要求， 圖 中需要計算的參數(shù)有： 變壓器副邊繞組的交流電壓有效值 V2，整流元件的參數(shù)，電容 C C2 的數(shù)值集成三端穩(wěn)壓器的選用。 1117 是一個低壓差電壓調節(jié)器系列。 LM1117 系列具有 LLP、TO26 SOT22 TO220 和 TO252 DPAK 封裝。 樓層顯示 到達樓層顯示要選用 LED 數(shù)碼管 顯示器 。 數(shù)碼管要正常顯示，就要用驅動電路來驅動數(shù)碼管的各個段碼，從而顯示出我們要的 數(shù)字，因此根據(jù)數(shù)碼管的驅動方式的不同，可以分為靜態(tài)式和動態(tài)式兩類。有限狀態(tài)機的優(yōu)點在于簡單易用，狀態(tài)間的關系清晰直觀。寄存器用于存儲狀態(tài)機的內部狀態(tài)。 在數(shù)字系統(tǒng)中．那些輸出取決于過去的輸入和當前的輸入的部分都可以作為有限狀態(tài)機。 如果能夠寫出 FSM 的狀態(tài)轉移圖，就可以使用 VHDL 的狀態(tài)機語句對它進行描述。在一般狀態(tài)機的設計過程中，為了能獲得可綜合的，高效的 VHDL狀態(tài)機描述，建議使用枚舉類數(shù)據(jù)類型來定義狀態(tài)機的狀態(tài)，并使用多進程方式來描述狀態(tài)機的內部邏輯。具體來說，就是當電梯所在樓層低于發(fā)出梯外請求的樓層或者低于梯內請求所要到達的目的樓層時，電梯必須在下一操作中作 出上升運行。此時 ，電梯就進入預下降狀態(tài)，準備作下降運行。 entity dianti is port ( clk : in std_logic。 電梯所在樓層顯示 led_c_u:out std_logic_vector(9 downto 0)。 關門延時計數(shù)器 signal q2:integer range 0 to 9。d33amp。c_u33amp。39。 2 電梯在預 備下降狀態(tài)下，電梯應超載（ full=‘ 1’），發(fā)出超載警報 alarm；超載信號消失，電梯重新進入預備下降狀態(tài)。在單個實現(xiàn)各個模塊功能時比較簡單。 在此次設計中，我掌握了一些使用 VHDL 語言編程的基本方法。 在本次論文設計過程中， 孫 老師對該論文從選題，構思到最后定稿的各個環(huán)節(jié)給予細心指引與教導 ,使我得以最終完成畢業(yè)論文設計。 entity dianti is port(clk: in std_logic。 led_c_u: out std_logic_vector(5 downto 0)。 signal c_u11,c_u22,c_u33,c_u44,c_u55:std_logic。 signal en_up,en_dw: std_logic。wahaha=39。 else door=00。139。 elsif en_up=39。139。q1=q1+1。 then door=10。039。 end if。then d11=39。opendoor=39。 if updown=39。c_u22=39。 elsif dd_cc000010then en_dw=39。139。139。 elsif g3=39。139。139。 elsif d33=39。opendoor=39。c_d33=39。039。139。139。039。139。139。opendoor=39。then d22=39。139。 elsif dd_cc000001then en_up=39。or c_u11=39。 door=00。 elsif q1=6 then door=00。then if deng=39。139。q2=q2+1。down=39。139。q1=0。then q1=0。 signal opendoor: std_logic。 end dianti。 door:out std_logic_vector(1 downto 0)。 use 。 三 年間， 這個學校