【正文】 衷心感謝 周 老師給予我的關(guān)心和指導(dǎo)，感謝我的同學(xué)在畢業(yè)設(shè)計中給予我的幫助。同時，對性能優(yōu)先方案提出了改進方法即：子密鑰簡單生成和 S盒的優(yōu)化。 S 盒的原理是輸入 6bit的數(shù)據(jù)，其中第 1位和第 6 位確定行，中間 4bit確定列，通過行、列查表確定對應(yīng)的 4 bit的輸出。 由 第一輪子密鑰變換結(jié)果可 以看出： 第一輪子密鑰的第 … 、 4 4 48 位分別為初始密鑰的第 5 3 … 、 6 5 31 位。但是，一 個時鐘周期只能進行一輪加密運算，要完成整個加密過程要花費 16 個時鐘周期，從而在速度性能上大打折扣。 expanRSig=(L_i^f)。 decrypt=(decrypt_i)。 R_o=(next_R)。 本模塊調(diào)用了密鑰生成模塊，它的輸出除了左半信號和右半信號，還有密鑰信號。 desround 模塊設(shè)計 desround 模塊執(zhí)行 DES 算法中的一輪非線性變換。 ? 如果 S部件兩個輸入僅有 1位的差異，則其輸出必須至少有 2 位不同。 new_key=( new_key_var)。 ?? non_perm_key=（ non_perm_key_var） 。 previous_key[55? 0] iteration[3? 0] decrypt non_perm_key[55? 0] new_key[47? 0] 圖 44 密鑰產(chǎn)生模塊 key_gen 河北經(jīng)貿(mào)大學(xué)畢業(yè)論文 22 prev0= semi_key[26]。 prev0= semi_key[27]。 密鑰產(chǎn)生模塊 key_gen如圖 44 所示 。其中每個字節(jié)的最末一位用奇偶校驗，也就是只有 56bit真正包含了密鑰信息。即經(jīng)過縮小換位，從而得到了密鑰（ 48 位）。 S S8，分別見表 45，表 46。 如 Mode 為加密，則用 Key把數(shù)據(jù) Data 進行加密，生成 Data 的密碼形式（ 64位）作為 DES 的輸出結(jié)果。這時，最初 64 位明文的大部分與 P 盒置換的結(jié)果進行異或運算，結(jié)果成為新的右明文，并通過交換將舊的右明文變成為新的 左明文。 圖 37 S 盒替換 第 3 步： S 盒替換 替換使用 8 個替換盒（ substitution boxes） (也稱為 S 盒 )，每個 S盒有 6 位輸入和 4 位輸出。同樣，第 32 個輸入位在第 47 個輸出位和第 1 個輸出位。由于密鑰變換要進 行置換和選擇 56 位中的 48位，因此稱為壓縮置換 (pression permutation)。這樣，每一輪有個 56位密鑰。例如，它指出初始置換將原明文塊的第一位換成原明文塊的第 58 位，第 2位換成原明文塊的第 50 位，等等，這只是把原明文塊進行移位。 ? 64 位明文 56 位密鑰 56位密鑰 64 位密文 56 位密鑰 64 位明文 DES 64 位密文 64 位密文 DES DES 64 位明文 塊 1 塊 2 塊 n 河北經(jīng)貿(mào)大學(xué)畢業(yè)論文 8 表 31 放棄密鑰中的每個第 8 位 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 圖 32 密鑰丟棄過程 下 面介紹 DES 中主要步驟。加密與解密使用相同的算法和密鑰，只是稍作改變。 e) 本身生命期長。 因此 ，在設(shè)計早期系統(tǒng)功能 時 就具有可行性；設(shè)計層次較高，可用于較復(fù)雜的計算來解決現(xiàn)存的問題，從而縮短設(shè)計周期； Verilog HDL的設(shè)計不依賴于特定的器件的轉(zhuǎn)換；支持大規(guī)模設(shè)計的分解和已有設(shè)計的邏輯綜合和優(yōu)化；并且 Verilog HDL描述 的 設(shè)計可轉(zhuǎn)變成門級網(wǎng)表； Verilog HDL可用源代碼描述來進行復(fù)雜 電路控制 設(shè)計，靈活性強，同時也便于設(shè)計結(jié)果的保存和重用。 利用 EDA技術(shù)進行電子系統(tǒng)的設(shè)計，具有以下幾個特點： ① 用軟件的方式設(shè)計硬件； ② 用軟件方式設(shè)計的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動完成的； ③ 設(shè)計過程中可用有關(guān)軟件進行各種仿真； ④ 系 統(tǒng)可現(xiàn)場編程，在線升級； ⑤ 整個系統(tǒng)可集成在一個芯片上，體積小、功耗低、可靠性高 。 該語言允許設(shè)計者進行各種級別的邏輯設(shè)計，進行數(shù)字邏輯系統(tǒng)的仿真驗證時序分析邏輯綜合。 Phil Moorby后來成為 VerilogXL的主要設(shè)計者和 Cadence 公司（ CadenceDesign Systems） 的第一合伙人 。經(jīng)過幾次討論， NBS 于 1975 年發(fā)布了這個加密算法的細節(jié)。后來 ，人們發(fā)現(xiàn) DES 在強大攻擊下太脆弱，因 此使 DES 的應(yīng)用有所下降。 本文對 DES 加密模塊的設(shè)計進行了詳細的介紹，對 DES 加密技術(shù)的工作原理及 DES的算法進行了詳細的介紹。 DES算法的 3個入口參數(shù) 為 key、 data、 mode，key為 加密解密使用的密鑰， data 為加密解密的數(shù)據(jù)， mode 為其工作模式。但是，任何一本安全書籍都不得不提到 DES，因為它曾經(jīng)是加密算法的標(biāo)志。到 1976 年底，美國聯(lián)邦政府決定采用這個算法，并將其更名為數(shù)據(jù)加密標(biāo)準。在 1984 至 1985 年 Moorby設(shè)計出了第一個名為 VerilogXL的仿真器， 1986 年他對 Verilog HDL的發(fā)展又作出了另一個巨大的貢獻，即提出了用于快速門級仿真 XL算法。它目前是應(yīng)用最廣泛的硬件語言。 因此， EDA技術(shù)是現(xiàn)代電子設(shè)計的發(fā)展趨勢 ，是現(xiàn)代電子信息工程領(lǐng)域的一門新技術(shù)。 隨著計算機和大規(guī)模集成電路制造技術(shù)的迅速發(fā)展，采用普通中小規(guī)模數(shù)字邏輯集成電路，如 74 系列的 TTL或通用 CMOS 數(shù)字邏輯集成電路，已經(jīng)不能滿足現(xiàn)代數(shù)字系統(tǒng)設(shè)計的要求，迫切需要提高設(shè)計效率。 圖 21 Verilog HDL 程序設(shè)計的基本結(jié)構(gòu)圖 ModelSim SE 簡介 ModelSim是業(yè)界最優(yōu)秀的 HDL語言仿真 編譯 軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持 VHDL 和 Verilog 混合仿真的仿真器。密鑰長度為 56 位。 1) 將 64 位明文塊送入初始置換（ Initial Permutation， IP）函數(shù)。 表 32 初始置換 明文塊中各位位置 換成該位置的內(nèi)容 1 2 3 ? 64 58 50 42 ? 7 表 33 顯示了 IP 使用的完整變換表。每一輪從這個 56 位 密鑰產(chǎn)生不同的 48 位子密鑰，稱為密鑰變換。 表 34 每一輪移動的密鑰位數(shù) 輪號 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 位數(shù) 1 1 2 2 2 2 2 2 1 2 2 2 2 2 2 1 表 35 壓縮置換 14 17 11 24 1 5 3 28 15 6 21 10 23 19 12 4 26 8 16 7 27 20 13 2 41 52 31 37 47 55 30 40 51 45 33 48 44 49 39 56 34 53 46 42 50 36 29 32 第 2 步 擴展置換 經(jīng)過初始置換后我們得到兩個 32 位明文區(qū)，分別稱為左明文和右明文。 顯然，這個過程在生成輸出時擴展和置換輸入位。 48 位輸入塊分成 8個子塊（各有 6 位），每個子塊指定一個 S 盒。 最終置換 16 輪結(jié)束后，進行最終置換（只一次），即按 表 38 進行變換。如 Mode 為解密，則用 Key 把密碼形式的數(shù)據(jù) Data解密，還原為 Data 的明碼形式（ 64 位），作為 DES 的輸出結(jié)果。 表 45 算法描述圖中選擇函數(shù) S1 14 4 13 1 2 15 11 8 3 10 6 12 5 9 0 7 0 15 7 4 14 2 13 1 10 6 12 11 9 5 3 8 4 1 14 8 13 6 2 11 15 12 9 7 3 10 5 0 15 12 8 2 4 9 1 7 5 11 3 14 10 0 6 13 表 46 算法描述圖中選擇函數(shù) S8 13 2 8 4 6 15 11 1 10 9 3 14 5 0 12 7 1 15 13 8 10 3 7 4 12 5 6 11 0 14 9 2 7 11 4 1 9 12 14 2 0 6 10 13 15 3 5 8 2 1 14 7 4 10 8 13 15 12 9 0 3 5 6 11 在此，以 S1 為例說明其功能。以此類推其他密鑰。排 PC1 之后分別存到 28bit的寄 64bit的外部密鑰 K輸入以后，首先通過奇偶校驗，剔除奇偶校驗位，得到 56bit的密鑰 M， M又經(jīng)過換位重 存器 C0 和 D0 中。 河北經(jīng)貿(mào)大學(xué)畢業(yè)論文 21 key_gen 模塊 核心程序 如下 ： ?? prev_key_var=previous_key。 semi_key= semi_key1。 semi_key= semi_key2。 new_key_var 產(chǎn)生電路 new_key_var[47]= non_perm_key_var[42]。 ?? 在 decrypt= decrypt=0條件下， key_gen仿真波形分別如圖 4圖 46所示。 ? 如果 S代換部件的兩個輸入 僅有中間 2位不同，則其輸出必須至少有 2位不同。一輪非線性變換的作用過程 :第 i步非線性變換的輸入信號是 32bit的右寄存器 R(i)，首先把它加到擴展器 E上，擴展器把 32bit的輸入擴展為 48bit的輸出， 河北經(jīng)貿(mào)大學(xué)畢業(yè)論文 25 圖 47 S1 部件代換模塊仿真圖 圖 48 S8 部件代換模塊仿真圖 然后與第 i步的第 48bit內(nèi)部變換 子密鑰 K(i)按位模 2 相加。在這一輪運算中，密鑰產(chǎn)生器產(chǎn)生了一個沒有經(jīng) PC2 重排的 56bit的數(shù)據(jù)（它是由 preious_key 移位而得）。 Key_o=(non_perm_key)。 round_key=new_key。 end DES 頂層模塊 des 設(shè)計 在 DES 模型的頂層模塊中， 實例 化了 desround 模塊和 8 個 S 代換部件，綜合之后各模塊之間連接關(guān)系： 輸入密鑰 key_i、待加密數(shù)據(jù) data_i 的左半信號及 右半信號各經(jīng)過一個兩路數(shù)據(jù)選擇器后連接到 desround 模塊的數(shù)據(jù)輸入端（ Li[31:0]） 和密鑰輸入端（ Key_i[55:0]） 。而采用循環(huán)法實現(xiàn) DES 加密算法能達到減少資源占用的目的 。每一輪子密鑰產(chǎn)生的方法是一樣的，如果采用硬件描述語言按照其子密鑰產(chǎn)生的原理一步步地推導(dǎo)出 16 次 DES 迭代的密鑰，不僅 僅是 語言表述繁瑣，而且占用 了 很多的硬件資源。根據(jù) S盒的工作原理，可直接使用輸入為 6變量、輸出為 4 變量的 case 語句進行描述，構(gòu)成一個 4bit 64 個存儲空間的表。通過對這三種方法進行綜合仿真驗證，證實了改進流水線法的正確可行性。 感謝在我學(xué)習(xí)過程中給予我?guī)椭乃腥?，因為大家的幫助，我的論文才能順利地完成?周 老師的認真負責(zé)、謙虛嚴謹?shù)墓ぷ鲬B(tài)度，嚴謹?shù)闹螌W(xué)精神和深厚的理論水平讓我獲益匪淺，對我以后的工作和學(xué)習(xí)都有巨 大的幫助。 本文按照資源優(yōu)先和性能優(yōu)先兩種不同的設(shè)計方案，分別采取循環(huán)法和流水線法予以實現(xiàn)。 S盒是 DES 加密算法中唯一的非線性函數(shù)， S盒的非線性變換使算法達到很好的 “ 混亂 ” 效果 ， 從而具有較強的安全性。 (1) 子密鑰的簡單生成 由 DES 加密算法原理可知，一個 64bit的初始密鑰輸入后通過一次壓縮變換、移位變換、二次壓縮變換后得到第一輪子密鑰，其密鑰為 48bit。由于 16 輪運算都只占用一輪運算所需的硬件資源，使硬件的開銷大大減少。 next_R=(L_i^f)。 iteration=(iteration_i)。